本文通過理論和仿真對比較器結構進行了分析，優化預放大電路和比較電路，設計了一種由預放大級、判斷級、輸出級構成的鐘控比較器。把時鐘脈沖應用于比較器的設計，極大地提高了比較器的性能和速度，該結構的比較器具有低輸入失調電壓和低踢回噪聲的特點，速度快，精度高，適用于高速Flash ADC電路。

　　1　比較器電路設計

　　比較器總體電路如圖1所示。本文采用的高速比較器結構包括預放大級、判斷級和輸出級。其中預放大級放大比較器的輸入信號以提高輸入信號的靈敏度，并且把比較器的輸入信號與來自正反饋級的踢回噪聲隔離開;判斷級對經過放大的輸入信號進行比較;輸出級把比較級的輸出信號放大到數字邏輯電平。下面具體討論各部分電路結構。

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　　圖1　比較器整體電路圖

　　1. 1　預放大級電路

　　在高速比較器中，為了使判斷級的輸入信號在盡可能短時間內到達，要求前置放大器有很高的帶寬，同時為了提高增益，需要采用多級放大實現。本文中的預放大級為兩級，M1 和M2 組成差分輸入電路結構，可以得到較強的共模抑制能力，提高比較器對噪聲的抑制能力。M5 和M6 構成二極管連接的負載，M3 和M4 組成交叉耦合的負載，用來提高放大器的增益。M7 和M8 組成第二級放大器。比較器的輸入電容由M1 和M2 管的尺寸決定。本設計將著重關注電路的速度，因此輸入差分對晶體管使用最小柵長。

　　1. 2　判斷級電路

　　判斷級電路是比較器的核心，應該能分辨出毫伏量級的輸入信號差。本文采用具有回滯效應的判斷電路，這種結構使用正反饋結構來實現兩個信號的比較，速度快、精度高，而且能抑制信號上的噪聲。

　　該電路通過把M9 和M10管的柵極交叉互聯，實現正反饋，以提高判斷電路的增益。當時鐘信號CLK為高電平時，判斷電路的輸出依賴于輸入信號，比較器處于比較狀態，在下一個時鐘階段，也就是時鐘信號CLK為低電平時，M13管截止，比較器停止比較，處于鎖存狀態，記下CLK為低電平時的比較器輸入狀態，把輸出信號鎖存為邏輯“1”或“0”。時鐘信號CLK為高電平時。

　　此時判斷級電路是一個雙穩態交叉耦合電路。

　　如果io + < io - ，M9 和M12導通，M10和M11截止，此時判斷級的等效電路如圖2 ( b)所示。如果β1 1 =β12 =βA，β9 =β1 0 =βB ，則vo + =VDS9≈ 0 V (此時M9 導通) ，vo - 為; 當io + > io - 時， M10和M11導通，M9 和M12截止，此時判斷級的等效電路如圖2 ( c)所示， vo + 為。因此vo +和vo - 的最大值不超過2VTHN 。分析判斷級的等效電路可以得到由圖2 ( b)的狀態到圖2 ( c)的狀態的轉換電流值為: io + =βB ·io - /βA ，由圖2 ( c)的狀態到圖2 ( b)的狀態的轉換電流值為: io - =βB ·io + /βA ， 這個電流臨界點也是輸出電壓發生轉換的臨界點。如果βA =βB ， 那么， 輸出電壓的轉換將發生在電流io + = io - 的時候。如果βA 與βB 不等，那就會使比較器表現出磁滯現象。

　　1. 3　輸出緩沖級電路結構

　　比較器的最后一級是輸出緩沖級(又被稱為后放大器) ，其主要作用是把判斷電路的輸出信號轉化為數字邏輯電平(0 V或1. 8 V) ，輸出緩沖器的輸入是一對差分信號，沒有壓擺率的限制。本文采用自偏置的差分放大器( self2biasing differential am2p lifier)作為輸出緩沖級，同時在放大器的輸出端加兩級反相器，用作附加的增益級，并實現負載電容和自偏置差分放大器之間的隔離。

　　圖3所示是一個自偏置的差分放大器，它包括兩個差分放大器，每一個均作為另一個的負載。M15和M16的柵極沒有連接到外部偏置，而是連接到M17和M18的漏級，形成負反饋環路，來實現差分放大器尾電流的自適應。M15和M16工作在線性區，可以獲得大的輸出電壓擺率，使得輸出電壓直接轉換到數字邏輯電平。當M17和M18的柵極電壓增大時，M17和M18的漏級電壓下降，并使M15導通，電流增大，這個電流通過M19流向連接在M19和M20漏極的輸出電容。在這種情況下，M16的電流為零。當M17和M18的柵極電壓下降時，M16導通，那么大電流經過輸出電容通過M16泄露。因此，這一結構的電路具有吸入和供出大電流的能力，且沒有靜態電流，這個特性非常適合于高速比較器的應用。

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　　圖3　自偏置差分放大器

　　2　電路的優化設計

　　2. 1　速度優化

　　比較器的工作速度與預運放的增益、時間常數和判斷級的時間常數有關。圖4給出了預運放交流小信號等效電路圖。

　　在該電路中， gm1 = gm2 ， gm3 = gm4 ， gm5 = gm6 ， CA =CB ，由圖可得預運放的傳輸函數為:

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　　從式(2)可以看出，只要gm5小于gm3 ，預運放的極點就在左半S 平面， 系統將是穩定的。預運放的直流增益為:

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　　從式(4)可看出，由于添加了交叉耦合負載M3和M4 ，預運放的增益提高了gm3 / ( gm3﹣ gm5 )倍， 只要調整M3、M4 與M5、M6 的寬長比， 即調整gm3與gm5之比，就可方便地調整預運放的增益提升量。

　　從式( 2) 還可以看出， 預運放的時間常數為CA / ( gm 3﹣ gm5 ) ，降低預運放的時間常數需要減小預運放輸出端的電容，同時合理選擇差分對管的偏置電流并適當提高gm5與gm 3的差。

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　　圖4　預運放交流小信號等效電路圖。

　　當時鐘信號CLK為低電平時，判斷級的等效電路如圖5所示。其中Vi9和Vi10分別為M9 和M10漏極的初始電壓， C9、R9 和C10、R10分別為M9、M10管漏級到地的電容與電阻，理想情況下M9 和M10完全對稱， R9 = R10 = R， C9 =C10 =C。

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　　圖5　( a)判斷級等效原理圖， ( b)小信號等效模型。

　　由圖5 ( b)小信號模型得到比較器傳輸延時的時間常數為:

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　　其中τ= RC， Iss為判斷級的尾電流源(M14 )電流。根據式(5) ，為了減小時間常數提高比較器的速度，一般可以采用最小尺寸的溝道長度，此外還可以增大判斷級的尾電流，但這也會帶來功耗增加和輸入共模范圍減小等不利因素。

　　2. 2　失調電壓

　　比較器的失調電壓主要來源于預運放的失調電壓。它主要是由MOS管閾值電壓的失配和電流的失配引起的，它的標準差如下式

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　　其中：

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　　式中，δ21， 2是預運放輸入差分對失調電壓的標準差，δ23， 5是預運放負載管失凋電壓的標準差; AVTN ， AVTP ，AβN ， AβP分別是NMOS管和PMOS管工藝模型中閾值電壓的失配因子和電流的失配因子。從式( 6) 、(7) 、(8)可以看出，減小預運放輸入差分對管和負載管的過驅動電壓，并適當增加它們的面積可有效地減小輸入失調電壓。但同時增大了漏極電容，降低比較器的速度。因此，比較器的設計需要在功耗、速度和精度之間進行折中。

　　3　電路仿真

　　通過以上分析，使用Hsp ice進行仿真與優化，最終確定比較器的核心電路(預運放與判斷級電路)內各晶體管尺寸如表1所示。

　　表1　比較器核心電路各晶體管的寬長比

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　　在電源電壓1. 8 V、SM IC 0. 18μm CMOS工藝模型下，采用Hsp ice對前面設計的比較器電路進行仿真。為了檢驗比較器在各種工作情況下輸出的正確性，在比較器的輸入端加上幅度和極性隨時間變化的信號作為測試信號，工作時鐘頻率為500MHz，仿真波形如圖6所示。圖6 ( a) 、( b)中第一欄是時鐘控制信號CLK，第2欄是輸入信號Vin和參考電壓Vref ，第三欄是比較器的輸出信號Vout。通過對仿真結果進行分析，在輸入信號為具有大跳變極端信號(在基準參考電壓0. 8 V 下，兩信號為0. 81、0 V或是0. 79、1. 8 V)的情況下，比較器的最小精度為±0. 3 mV (基準電壓1 V) ，仿真結果驗證了比較器功能的正確性。

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　　圖6　比較器整體仿真波形

　　4　結論

　　本文設計了一個基于1. 8 V電源電壓、時鐘頻率可以達到500MHz的高速鐘控電壓比較器，采用預放大級、判斷級、輸出緩沖級結構，每一級的電路結構簡單，通過對各個部分電路的特點進行分析，優化了前置放大器的晶體管的尺寸，實現了高速、高精度、低功耗的要求。在SMIC 0. 18μm CMOS工藝模型下，采用Hspice對電路進行仿真，結果表明在500 MHz的時鐘頻率下，比較精度可達0. 3 mV，功耗僅為26. 6μW，該電路可以應用在高速Flash ADC電路中。