1 引言
??? 功率VDMOSFET晶體管以其開關速度快、輸入電阻高、頻率特性好、驅動能力高、跨導線性度高等特點，廣泛應用在空間系統的電源電路中。但它在空間輻射環境中極易被重離子誘發SEB，造成功率變換器或電源電壓的劇烈波動，可導致衛星的電子系統發生災難性事故。國外對功率VDMOSFET的SEB效應研究較多。而我國起步較晚，在理論和實驗上存在許多問題。
??? 在此對功率MOSFET的SEB效應的機理進行了簡單分析，并針對600 V平面柵VDMOSFET，利用半導體器件模擬軟件Medici研究了緩沖層對提高MOSFET抗SEB能力的影響，提出利用多緩沖層結構改善MOSFET抗SEB能力的方案，最后給出一組優化后的多緩沖層結構。

2 SEB機理以及仿真物理模型
2．1 單粒子燒毀機制
??? SEB效應主要發生在器件阻斷狀態，由轟擊到MOSFET發生SEB的原理如圖1所示。重離子轟擊產生的電子空穴對中的電子，在電場作用下向漏接觸區(Drain Contact)移動，而空穴則在漏電場作用下沿跡線向p體區(p-body)運動，進入p-body區之后，橫向運動，最后經p-body接觸區流出。由于橫向空穴流產生壓降，致使遠離電極接觸區的p-body部分電位升高，造成p體區／n源極(p-body／n-source)結正偏，觸發寄生npn晶體管的發射極向漂移區注入電子。由于此時MOSFET處于高壓阻斷態，電子的注入會改變空間電荷分布，造成電子在n漂移區／n+襯底(n-drift／n+-sub)高低結的積累，空間電荷區收縮，n-drift／n+-sub高低結處電場強度增加。隨著重離子轟擊強度增加，等離子體絲流增大，寄生npn晶體管發射結正偏程度增強，n-drift／n+-sub高低結處電場強度越來越高。當該電場增加到一定程度時，會激發雪崩倍增效應，漂移區電流增大，進而使寄生晶體管的發射結進一步正偏，此正反饋效應反復進行，最終可導致器件因電流過大、溫度過高而燒毀。

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??? 從SEB的失效機理可見，抑制SEB效應可從兩方面入手：①降低寄生晶體管的電流增益，削弱晶體管作用，主要包括背柵短路、進行p+注入，增強源區下半導體導電能力、采用源區挖槽工藝，縮短源區寬度、減小寄生晶體管面積等：②優化電場分布，提高n-drift／n+-sub高低結處雪崩倍增效應發生的臨界電流。由于這方面的研究相對較少，且主要采用單緩沖層結構，故這里在單緩沖層仿真結果的基礎上，提出多緩沖層結構，并給出一組三緩沖層結構的優化結果。
2．2 MOSFET抗SEB能力優化仿真的物理模型
??? SEB的物理機制和實驗結果都表明，功率MOSFET的SEB效應與其寄生晶體管VQ1的導通以及隨后器件的二次擊穿特性有重要關系，而與入射粒子的種類和劑量無直接關系，重離子的輻射只是一種觸發機制。因此，在SEB模型的建立中，可以將入射粒子的影響近似為它所引發的等離子體絲流在源極PN結上的偏壓。文獻通過將背柵短路的p源極和n源極分開，串聯不同的接觸電阻(Rp和Rn)來表征這種思想，如圖2所示，并經實驗研究和仿真驗證了該方案的可行性。同時指出，器件的抗SEB能力直接由器件的二次擊穿特性決定。二次擊穿的電流和電壓越高，器件抗SEB能力越好。在此借鑒這種思想，通過器件仿真，明確緩沖層在抗SEB效應中的作用，給出一種三緩沖層的優化結構。

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??? 器件仿真中采用了濃度溫度相關載流子遷移率模型、SRH復合模型、Auger復合模型以及碰撞離化和禁帶變窄模型，暫未考慮熱效應。為了更接近實際情況，采用IR 600VN的結構，分別取接觸電阻Rp=2．5kΩ，Rn=250Ω。

3 緩沖層提高抗SEB能力的作用
3．1 無緩沖層
??? 首先對普通無緩沖層MOSFET進行了器件仿真，仿真結果如圖3所示，由圖可見，器件的靜態I-V特性存在3個拐點。

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??? (1)A點對應正常PN結擊穿，此時漂移區完全耗盡，空間電荷區載流子濃度近似為本征激發濃度，p-body／n-drift界面處電場最大，達到臨界擊穿值，如圖3b，c所示；
??? (2)隨著漏電流Id的增加，漂移區載流子濃度增加，n-drift／n+-sub高低結附近出現電子積累，該處電場增強，直到電子和空穴的濃度達到背景摻雜濃度，此時漂移區承受的電壓達到最高，為B點。Id繼續增大，漂移區載流子濃度繼續增高，“耗盡層”收縮，電子積累層展寬，漂移區電場降低，器件承受的電壓下降，出現“負阻區”。B點電流為負阻轉折臨界電流IB，該電流越大，進入二次擊穿需要的臨界輻照強度越高，器件抗SEB能力越強。IB是表征器件抗SEB能力的一個重要標志；
??? (3)當Id增加到一定程度，n-drift／n+-sub高低結附近電場達到臨界擊穿電場，發生二次擊穿，這就是C點。若C點電壓Uc高于器件反向阻斷時的工作電壓，則器件受輻照后不會誘發二次擊穿。因此Uc的高低，也是表征器件抗SEB能力的物理量，Uc越高，器件抗SEB能力越強。改善器件抗輻照能力，就是通過提高IB和Uc來實現。
由圖3c，d可見，當出現二次擊穿時，漂移區載流子濃度達到1017cm-3，漂移區電場大幅降低，導致Uc很低。如果在襯底與外延層間加一濃度低于此值而高于耐壓層的過渡層即緩沖層，緩沖層的耗盡會改變電場分布，緩沖層選擇合理，就會使漂移區電場在達到二次擊穿時具有較高值，從而改善二次擊穿特性，亦即改善抗SEB能力，這就是緩沖層技術的思想。
3．2 單緩沖層技術
??? 對不同單緩沖層濃度下器件的靜態擊穿特性進行了仿真，仿真結果如圖4所示。

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??? (1)與無緩沖層結構相比，單緩沖層MOSFET的擊穿特性曲線多了2個拐點E和F，E點對應n漂移區／n緩沖層高低結擊穿電場達到最大，該點稱為二次擊穿點；之后緩沖層耗盡層擴展，直至n漂移區／n緩沖層界面附近過剩載流子濃度達到緩沖層背景摻雜濃度，這就是F點。
??? (2)隨著緩沖層厚度增加，E，F點間距增大；反之亦然。當緩沖層厚度小到一定程度，E，F點重合。E，F兩點重合，可作為厚度優化的一個參考。
??? (3)隨著緩沖層濃度減小，E點向B點移動。當緩沖層濃度低到一定程度，E點與B點重合，F點表觀取代B點，此時漂移區過剩載流子濃度達到緩沖層背景摻雜濃度，由于緩沖層濃度高于外延層濃度，從而使負阻轉折臨界電流IB提高，從3．47x10-5A／μm提高到1．37x10-4A／μm。
??? (4)隨著緩沖層濃度增加，E點向電壓負方向移動，C點向電壓正方向移動。當緩沖層濃度增加到一定值，E點電位低于C點電位。E點的擊穿成為限制器件抗SEB能力的限制因素。因此，對于單緩沖層結構，存在一個最佳緩沖層濃度，由E，C兩點電壓相等獲得。若考慮厚度優化(導通電阻優化)，則由C，E，F 3點重合得到一個仿真厚度。
3．3 多緩沖層技術
??? 采用緩沖層結構，可改善電場分布，提高器件抗SEB能力。但對單緩沖層結構，優化緩沖層摻雜濃度，或使IB提高，或使Uc達到最佳，無法使兩者同時得到改善，有必要采用多緩沖層結構。利用低摻雜濃度緩沖層提高IB，利用高濃度緩沖層提高Uc，這就是多緩沖層技術的思想。

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??? 參考單緩沖層濃度優化思想，對三緩沖層結構進行了仿真，結果如圖5所示。無緩沖層時，IB=3．47×10-5A／μm，Uc=186 V；單緩沖層時，IB=3．47×10-5 A／μm，Uc=355 V；三緩沖層時，IB=1．03×10-3A／μm，Uc=536 V。可見，與無緩沖層和單緩沖層相比，三緩沖層的IB和Uc均得到了很大改善。

4 結論
??? 緩沖層結構可改善器件抗SEB能力：低摻雜濃度緩沖層有利于提高負阻轉折臨界電流，高濃度緩沖層更利于提高二次擊穿電壓。高、低濃度緩沖層結構相結合，可使器件負阻轉折臨界電流和二次擊穿電壓均得到改善。根據這一構想，給出一種三緩沖層結構，通過優化摻雜濃度和厚度，使器件抗SEB效應的綜合能力提高。仿真結果顯示，采用三緩沖層結構，二次擊穿電壓近似為無緩沖層結構的3倍，負阻轉折臨界電流提高近30倍。