電子發燒友網訊：混跡模擬領域，模擬工程師不懂模數轉換器(ADC)那怎么行?在電子領域中模擬技術是被公認的最難的技術，眾多資深的模擬工程師無一不是從百上千次的實踐中不斷學習，不斷摸索。但是作為初級的模擬工程師呢?如何能夠快速的上手并在模擬技術領域快速的成長呢?電子發燒友網作為電子行業的網站為上百萬工程師提供電子資訊及電子技術資料及方案，幫助更多的工程師成長。本文針對模擬工程師的必備知識-模數轉換器(ADC)進行了知識整理與講解，讓大家較全面的學習ADC的知識。

　　什么是ADC,ADC是什么意思

　　adc: Analog-to-Digital Converter的縮寫,意思是模/數轉換器。實現把模擬信號轉變為數字量的設備稱為模—數(A/D)轉換器，簡稱ADC

　　ADC(A/D轉換器)

　　在ADC轉換器中，一般經過采樣、保持、量化和編碼這四個步驟來完成從模擬量到數字量的轉換。

　　(1)采樣與保持

　　(2)量化與編碼

　　數字信號最低有效位的1即1LSB所代表的數量就是這個最小數量單位，稱為量化單位，用Δ表示。

　　將采樣輸出電壓用最小單位的整數倍來表示，這個過程就叫量化。

　　將量化的結果用代碼表示出來的過程就稱為編碼。編碼輸出的結果就是A/D轉換器的輸出。

　　A/D轉換電路方式

　　模—數轉換器根據其工作原理大致分為并行式和并/串式A/D、逐次逼近式、雙積分式和計數比較式A/D等幾種形式。

　　逐次逼近式A/D由電壓比較器、D/A轉換器、逐次逼近寄存器(SAR)和控制邏輯等組成。

　　ADC0808/0809

　　IN0～IN7：模擬量輸入腳;

　　ADDA、ADDB、ADDC：通道地址輸入端。

　　CLOCK：時鐘輸入端。

　　ALE：地址鎖存允許端。

　　START：啟動脈沖輸入端。

　　EOC：轉換結束信號端。

　　OE：允許輸出端。

　　D7～D0引腳：轉換所得8位數據在這8個管腳上輸出，D7是最高位，D0是最低位。

　　UCC：電源正極輸入端，接+5 V。

　　GND：地端，電源負極接至該端。

　　UREF(+)和UREF(-)：分別為基準電壓UREF的高電平端和低電平端。

　　ADC的主要技術參數

　　(1)分辨率

　　A/D的分辨率是使A/D輸出數字量最低位變化1所對應的輸入模擬電壓變化的大小值。分辨率也用輸出二進制數的位數來表示，如8位A/D的分辨率就是8，位數越多，誤差越小，轉換精度也越高。

　　(2)量化誤差

　　用數字量近似表示模擬量的過程稱為量化。A/D轉換一般是按四舍五入原則進行的，由此產生的誤差稱為量化誤差，量化誤差小于等于1LSB。

　　(3)精度

　　精度分為絕對精度和相對精度。

　　在一個A/D中，任何數碼所對應的實際模擬電壓與其理想的電壓之差并不是一個常數，把差值中的最大值定義為該A/D的絕對精度;而相對精度則定義為這個最大差值與滿刻度模擬電壓的百分數，或者用二進制分數來表示相對應的數字量。

　　(4)轉換時間

　　轉換時間是完成一次A/D轉換所需要的時間，這是指從啟動A/D轉換器開始到獲得相應數據所需要的總時間。

　　ADC關鍵性能指標及誤區

　　由于ADC產品相對于網絡產品和服務器需求小很多，用戶和集成商在選擇產品時對關鍵指標的理解難免有一些誤區，加之部分主流廠商刻意引導，招標規范往往有不少非關鍵指標作被作為必須符合項。接下來就這些誤區和真正的關鍵指標做一些探討。

　　誤區1： CPU數量和主頻。 目前大部分廠商采用了類似的通用CPU架構，但還是可能采用不同廠家的CPU。即使是同一個廠家，也可能是不同系列。最關鍵的是CPU數量和主頻并不代表性能，除非是同一個廠家的同一個軟件。同樣，完全相同的硬件配置，不同廠商的架構和系統發揮出來的性能可能相差數倍，正如完全相同的幾個人在不同的管理環境下發揮出來的貢獻差別會很大。并行計算處理不好，由于CPU間信開銷及鎖的問題，CPU數量增加并不意味性能增加。如果1個CPU可以跑出其它產品8個cpu的性能，誰會選擇8個CPU的產品?成本，功耗，體積都會大很多。因此，CPU硬件配置并不代表性能。

　　誤區2： 內存。 同樣與系統架構相關。同樣與架構有關，對于CPU獨享內存的架構，每個核即使只配置2G內存，一個8核的產品就需要16G內存，但每個核可訪問的內存資源只有2G。這樣的架構一份數據需要復制多次并保存多份，使用效率很低，最終也會影響到性能。而共享內存架構的產品，每個核可以訪問所有內存資源，數據也只需要保存一份。如果是32位操作系統，共享內存架構4G內存的實際效率就超過獨享內存架構的任意配置產品(目前A10之外的產品均為32位操作系統，獨享內存架構)。64位操作系統突破4G的限制，實際效率就會更高。因此，內存不代表性能。如果一定要比較，需要比較每個核可訪問的內存資源。

　　誤區3：端口數量。ADC產品不同于2/3層交換機，端口數量代表可連接更多設備。ADC產品部署環境一定會有2/3層交換機，服務器不需要直接連接到ADC產品。只要端口數量大于實際需要的吞吐量并有足夠端口與交換機連接即可。

　　誤區4：交換能力。 這個指標也是沿用了交換機的指標。交換機性能與交換矩陣芯片交換能力密切相關，與CPU關系不是很大。而ADC產品則不同，交換矩陣并不是必須部件，大多產品采用通用CPU架構使用PCIe總線擴展接口，這部分已經不是ADC產品的瓶頸所在。ADC性能基本取決于系統整體架構下CPU發揮出來的效率。而且大部分產品本身已經是服務器的硬件架構，應該沒有人對服務器要求交換能力的指標。

　　可以看出，誤區所在均為沿用了服務器或交換機的一些指標，這些硬件配置并不代表ADC產品的真正性能，但一些廠商還是刻意利用這些指標(尤其是CPU和內存)來誤導客戶屏蔽競爭對手。ADC真正關鍵的性能指標如下。

　　1. 4/7層吞吐量。由于需要CPU進行復雜的4-7層處理，4/7層吞吐量交2/3層吞吐量要低很多，但這是ADC真正能處理的數據吞吐量。這也是2/3層吞吐量對于ADC產品并不關鍵的原因。這個指標的測試方式通常是發送盡可能多HTTP GET請求，服務器應答較大HTTP對象(如512Kbytes或1MBytes，會分為若干數據包傳輸)，計算無失敗情況下線路上傳輸的數據量。差異在于不同儀表廠商或不同測試可能會不計算2/3層包頭或GET請求部分，由于這部分所占比例極小，影響不是很大。嚴格來說，橫向比較時應該確定所取HTTP對象大小及是否計算2/3層包頭部分。

　　2. 4層每秒新建連接速率(L4 CPS)。 衡量ADC產品每秒鐘可以處理多少個TCP新建連接。通常測試方法為發送盡可能多的HTTP GET請求，服務器應答較小HTTP對象(如1Bytes，128Bytes，1KBytes)， ADC產品在中間只根據4層信息進行復雜均衡。每個連接需要完整的3次握手建立過程，GET請求，和TCP關閉連接過程。這個指標對于ADC產品應付突發大量連接非常重要。好比一個地鐵入口的通過率一樣，如果入口太小，客流突然增加時，如果客人無法進入，業務自然會受到影響。比較該指標時需要注意所取HTTP對象大小。

　　3. 7層每秒新建連接速率(L7 CPS)。與4層新建連接速率類似，只是ADC產品在中間需要根據應用層信息進行服務器選擇(通常測試使用url交換)，而且每個TCP連接上只能傳輸1個HTTP請求。使用7層處理對CPU效率要求更高。如同進入地鐵時需要核查客人更多信息和安檢一樣，其通過率比正常通過率會有不同程度降低。A10產品通常可以做到4層新建連接速率的70-80%，而其它很多廠商只能做到30-40%。比較該指標時同樣要注意HTTP對象大小和每個TCP連接傳輸的請求數。

　　4. 7層每秒交易速率(L7 RPS)。有些廠商使用L7 RPS作為L7 CPS來混淆誤導客戶，RPS測試會定義每個TCP連接可以傳輸多少個HTTP請求，通常會有10個請求/TCP連接，無限制請求連接/TCP連接幾種測試數據。使用1個請求的L7 RPS值就是L7 CPS。差別在于每個連接傳送多個請求時的L7 RPS測試中，ADC可以省去大量TCP連接建立和關閉過程。比較該指標時同樣要注意HTTP對象大小和每個TCP連接傳輸的請求數。

　　5. 并發會話數量。 如果新建連接速率代表了一個地鐵入口通過率，并發會話則代表了該地鐵線路上在車上的所有人數。如果內部承運能力不夠高，就會造成乘客擠壓過載最后癱瘓。并發會話測試并不是簡單的在內存中保存這些條目，實際測試中，必須在每個連接上定時傳送數據驗證設備可以準確查找已有會話并轉發數據。測試中還可能會細分4層并發會話數量和7層并發會話數量，區別在于ADC基于不同信息建立會話和每個連接占用的會話條目不同。由于并發會話與內存關系很大，32位系統的ADC由于4G內存限制都不可能做得很大，而64位系統的ADC就不會受到這個限制。

　　6. 防DDoS攻擊能力(syn/sec)。ADC產品的并發會話能力和新建連接速率遠遠大于防火墻類產品，因此在ADC外部署防火墻會成為瓶頸。這就要求ADC本身有足夠強大的防攻擊能力。目前大部分ADC產品均采用了Syn-cookie方式來防御DDoS攻擊，實際性能取決于各自的系統架構和處理算法。

　　值得一提的是，F5的7層新建速率與4層新建速率相比下降非常大，因此會有使用與其他廠商不同的一些數據來作為L7 CPS應答的情況。F5 提供3個L7 CPS/RPS指標.

　　L7 Connection per Sec(1-1), 客戶側連接1 request/connection，服務器側連接1 request/connection。 通用L7 CPS定義。

　　L7 Requests per Sec (1-inf),客戶側連接1 request/connection，服務器側連接unlimited request/connection。 用戶通常看到的L7 CPS數據。

　　L7 Requests per Sec (inf-inf),客戶側連接unlimited request/connection，服務器側連接unlimited request/connection。

　　F5公開的測試報告明確描述其所有7層測試均啟用連接復用功能，因此測試報告中看到的都是“L7 Requests per Sec (1-inf)”。比較L7 CPS時時應該注意使用其CPS(1-1)指標。

　　其他SSL指標、DNS QPS指標、HTTP壓縮指標對于使用該類應用的用戶很重要，但不屬于通用關鍵指標，就暫不逐一解釋了。

　　多種ADC的分析比較

　　A/D轉換技術

　　現在的軟件無線電、數字圖像采集都需要有高速的A/D采樣保證有效性和精度，一般的測控系統也希望在精度上有所突破，人類數字化的浪潮推動了A/D轉換器不斷變革，而A/D轉換器是人類實現數字化的先鋒。

　　逐次逼近型、積分型、壓頻變換型等，主要應用于中速或較低速、中等精度的數據采集和智能儀器中。分級型和流水線型ADC主要應用于高速情況下的瞬態信號處理、快速波形存儲與記錄、高速數據采集、視頻信號量化及高速數字通訊技術等領域。此外，采用脈動型和折疊型等結構的高速ADC，可應用于廣播衛星中的基帶解調等方面。∑-Δ型ADC主應用于高精度數據采集特別是數字音響系統、多媒體、地震勘探儀器、聲納等電子測量領域。下面對各種類型的ADC作簡要介紹。

　　1.逐次逼近型ADC

　　逐次逼近型ADC應用非常廣泛的模/數轉換方法，它包括1個比較器、1個數模轉換器、1個逐次逼近寄存器(SAR)和1個邏輯控制單元。它是將采樣輸入信號與已知電壓不斷進行比較，1個時鐘周期完成1位轉換，N位轉換需要N個時鐘周期，轉換完成，輸出二進制數。這一類型ADC的分辨率和采樣速率是相互矛盾的，分辨率低時采樣速率較高，要提高分辨率，采樣速率就會受到限制。

　　優點：分辨率低于12位時，價格較低，采樣速率可達1MSPS;與其它ADC相比，功耗相當低。

　　缺點：在高于14位分辨率情況下，價格較高;傳感器產生的信號在進行模/數轉換之前需要進行調理，包括增益級和濾波，這樣會明顯增加成本。

　　2.積分型ADC

　　積分型ADC又稱為雙斜率或多斜率ADC，它的應用也比較廣泛。它由1個帶有輸入切換開關的模擬積分器、1個比較器和1個計數單元構成，通過兩次積分將輸入的模擬電壓轉換成與其平均值成正比的時間間隔。與此同時，在此時間間隔內利用計數器對時鐘脈沖進行計數，從而實現A/D轉換。

　　積分型ADC兩次積分的時間都是利用同一個時鐘發生器和計數器來確定，因此所得到的D表達式與時鐘頻率無關，其轉換精度只取決于參考電壓VR。此外，由于輸入端采用了積分器，所以對交流噪聲的干擾有很強的抑制能力。能夠抑制高頻噪聲和固定的低頻干擾(如50Hz或60Hz)，適合在嘈雜的工業環境中使用。這類ADC主要應用于低速、精密測量等領域，如數字電壓表。

　　優點：分辨率高，可達22位;功耗低、成本低。

　　缺點：轉換速率低，轉換速率在12位時為100～300SPS。

　　3.并行比較A/D轉換器

　　并行比較ADC主要特點是速度快，它是所有的A/D轉換器中速度最快的，現代發展的高速ADC大多采用這種結構，采樣速率能達到1GSPS以上。但受到功率和體積的限制，并行比較ADC的分辨率難以做的很高。

　　這種結構的ADC所有位的轉換同時完成，其轉換時間主取決于比較器的開關速度、編碼器的傳輸時間延遲等。增加輸出代碼對轉換時間的影響較小，但隨著分辨率的提高，需要高密度的模擬設計以實現轉換所必需的數量很大的精密分壓電阻和比較器電路。輸出數字增加一位，精密電阻數量就要增加一倍，比較器也近似增加一倍。

　　并行比較ADC的分辨率受管芯尺寸、輸入電容、功率等限制。結果重復的并聯比較器如果精度不匹配，還會造成靜態誤差，如會使輸入失調電壓增大。同時，這一類型的ADC由于比較器的亞穩壓、編碼氣泡，還會產生離散的、不精確的輸出，即所謂的“火花碼”。

　　優點：模/數轉換速度最高。

　　缺點：分辨率不高，功耗大，成本高。

　　4.壓頻變換型ADC

　　壓頻變換型ADC是間接型ADC，它先將輸入模擬信號的電壓轉換成頻率與其成正比的脈沖信號，然后在固定的時間間隔內對此脈沖信號進行計數，計數結果即為正比于輸入模擬電壓信號的數字量。從理論上講，這種ADC的分辨率可以無限增加，只要采用時間長到滿足輸出頻率分辨率要求的累積脈沖個數的寬度即可。

　　優點：精度高、價格較低、功耗較低。

　　缺點：類似于積分型ADC，其轉換速率受到限制，12位時為100～300SPS。

　　5.∑-Δ型ADC

　　∑-Δ轉換器又稱為過采樣轉換器，它采用增量編碼方式即根據前一量值與后一量值的差值的大小來進行量化編碼。∑-Δ型ADC包括模擬∑-Δ調制器和數字抽取濾波器。∑-Δ調制器主要完成信號抽樣及增量編碼，它給數字抽取濾波器提供增量編碼即∑-Δ碼;數字抽取濾波器完成對∑-Δ碼的抽取濾波，把增量編碼轉換成高分辨率的線性脈沖編碼調制的數字信號。因此抽取濾波器實際上相當于一個碼型變換器。

　　優點：分辨率較高，高達24位;轉換速率高，高于積分型和壓頻變換型ADC;價格低;內部利用高倍頻過采樣技術，實現了數字濾波，降低了對傳感器信號進行濾波的要求。

　　缺點：高速∑-△型ADC的價格較高;在轉換速率相同的條件下，比積分型和逐次逼近型ADC的功耗高。

　　6.流水線型ADC

　　流水線結構ADC，又稱為子區式ADC，它是一種高效和強大的模數轉換器。它能夠提供高速、高分辨率的模數轉換，并且具有令人滿意的低功率消耗和很小的芯片尺寸;經過合理的設計，還可以提供優異的動態特性。

　　流水線型ADC由若干級級聯電路組成，每一級包括一個采樣/保持放大器、一個低分辨率的ADC和DAC以及一個求和電路，其中求和電路還包括可提供增益的級間放大器。快速精確的n位轉換器分成兩段以上的子區(流水線)來完成。首級電路的采樣/保持器對輸入信號取樣后先由一個m位分辨率粗A/D轉換器對輸入進行量化，接著用一個至少n位精度的乘積型數模轉換器(MDAC)產生一個對應于量化結果的模/擬電平并送至求和電路，求和電路從輸入信號中扣除此模擬電平。并將差值精確放大某一固定增益后關交下一級電路處理。經過各級這樣的處理后，最后由一個較高精度的K位細A/D轉換器對殘余信號進行轉換。將上述各級粗、細A/D的輸出組合起來即構成高精度的n位輸出。

　　優點：有良好的線性和低失調;可以同時對多個采樣進行處理，有較高的信號處理速度，典型的為Tconv<100ns;低功率;高精度;高分辨率;可以簡化電路。

　　缺點：基準電路和偏置結構過于復雜;輸入信號需要經過特殊處理，以便穿過數級電路造成流水延遲;對鎖存定時的要求嚴格;對電路工藝要求很高，電路板上設計得不合理會影響增益的線性、失調及其它參數。

　　目前，這種新型的ADC結構主要應用于對THD和SFDR及其它頻域特性要求較高的通訊系統，對噪聲、帶寬和瞬態相應速度等時域特性要求較高的CCD成像系統，對時域和頻域參數都要求較高的數據采集系統。

　　確定A/D轉換器件在確定設計方案后，首先需要明確A/D轉換的需要的指標要求，包括數據精度、采樣速率、信號范圍等等。

　　1.確定A/D轉換器的位數在選擇A/D器件之前，需要明確設計所要達到的精度。精度是反映轉換器的實際輸出接近理想輸出的精確程度的物理量。在轉化過程中，由于存在量化誤差和系統誤差，精度會有所損失。其中量化誤差對于精度的影響是可計算的，它主要決定于A/D轉換器件的位數。A/D轉換器件的位數可以用分辨率來表示。一般把8位以下的A/D轉換器稱為低分辨率ADC，9~12位稱為中分辨率ADC，13位以上為高分辨率。A/D器件的位數越高，分辨率越高，量化誤差越小，能達到的精度越高。理論上可以通過增加A/D器件的位數，無止境提高系統的精度。但事實并非如此，由于A/D前端的電路也會有誤差，它也同樣制約著系統的精度。

　　比如，用A/D采集傳感器提供的信號，傳感器的精度會制約A/D采樣的精度，經A/D采集后信號的精度不可能超過傳感器輸出信號的精度。設計時應當綜合考慮系統需要的精度以及前端信號的精度。

　　2.選擇A/D轉換器的轉換速率在不同的應用場合，對轉換速率的要求是不同的，在相同的場合，精度要求不同，采樣速率也會不同。采樣速率主要由采樣定理決定。確定了應用場合，就可以根據采集信號對象的特性，利用采樣定理計算采樣速率。如果采用數字濾波技術，還必須進行過采樣，提高采樣速率。

　　3.判斷是否需要采樣/保持器采樣/保持器主要用于穩定信號量，實現平頂抽樣。對于高頻信號的采集，采樣/保持器是非常必要的。如果采集直流或者低頻信號，可以不需要采樣保持器。

　　4.選擇合適的量程模擬信號的動態范圍較大，有時還有可能出現負電壓。在選擇時，待測信號的動態范圍最好在A/D器件的量程范圍內。以減少額外的硬件付出。

　　5.選擇合適的線形度在A/D采集過程中，線形度越高越好。但是線形度越高，器件的價格也越高。當然，也可以通過軟件補償來減少非線性的影響。所以在設計時要綜合考慮精度、價格、軟件實現難度等因素

　　ADC性能提高的建議

　　雖然ADC看起來非常簡單，但它們必須正確使用才能獲得最優的性能。ADC具有與簡單模擬放大器相同的性能限制，比如有限增益、偏置電壓、共模輸入電壓限制和諧波失真等。ADC的采樣特性需要我們更多地考慮時鐘抖動和混疊。以下一些指南有助于工程師在設計中充分發揮ADC的全部性能。

　　模擬輸入

　　要認真對待ADC的模擬輸入信號，盡量使它保持干凈，“無用輸入”通常會導致“數字化的無用輸出”。模擬信號路徑應遠離任何快速開關的數字信號線，以防止噪聲從這些數字信號線耦合進模擬路徑。

　　雖然簡化框圖給出的是單端模擬輸入，但在高性能ADC上經常使用差分模擬輸入。差分驅動ADC可以提供更強的共模噪聲抑制性能，由于有更小的片上信號擺幅，因此一般也能獲得更好的交流性能。差分驅動一般使用差分放大器或變壓器實現。變壓器可以提供比放大器更好的性能，因為有源放大器會帶來影響總體性能的額外噪聲源。但是，如果需要處理的信號含有直流成份，具有隔直流特性的變壓器就不能用。在設計預驅動電路時必須考慮驅動放大器的噪聲和線性性能。需要注意的是，因為高性能ADC通常有非常高的輸入帶寬，因此在ADC輸入引腳處直接濾波可以減少混入基帶的寬帶噪聲數量。

　　參考輸入

　　參考輸入應看作是另一個模擬輸入，必須盡可能保持干凈。參考電壓(VREF)上的任何噪聲與模擬信號上的噪聲是沒有區別的。一般ADC的數據手冊上會規定要求的去耦電容。這些電容應放置在離ADC最近的地方。為了節省電路板面積，PCB設計師有時會將去耦電容放在PCB的背面，這種情況應盡可能避免，因為過孔的電感會降低高頻時電容的去耦性能。VREF通常用來設置ADC的滿刻度范圍，因此減小VREF電壓值會減小ADC的LSB值，使得ADC對系統噪聲更加敏感(1V滿刻度10位ADC的LSB值等于1V/210=1mV)。

　　圖1：典型的模數轉換器功能框圖

　　時鐘輸入

　　根據具體的應用，數字時鐘輸入可能與模擬輸入具有同等的重要性。ADC中有兩大噪聲源：一個是由輸入信號的量化引起的(正比于ADC中的位數)，另一個是由時鐘抖動引起的(在錯誤時間點采樣輸入信號)。根據以下公式，在非過采樣ADC應用中量化噪聲將限制最大可能的信噪比(SNR)值。

　　其中，N為ADC的位數、SNR為信噪比。

　　從直觀感覺這是有意義的：每增加一位，ADC編碼的總數量就會增加一倍，量化不確定性可降低一半(6dB)。因此理論上一個10位ADC可以提供61.96dB的SNR。根據以下等式，采樣時鐘上的任何抖動都會進一步降低SNR：

　　其中，SNRj是受抖動限制的SNR，fa是模擬輸入頻率，tj是時鐘抖動的均方根(rms)值。

　　用抖動等于8ps的采樣時鐘數字化70MHz的模擬信號，可以得到接近49dB SNR的有限抖動，相當于將10位ADC的性能降低到了約8位。時鐘抖動必須小于2ps才能取得等效于10位ADC的SNR。還有許多影響SNR的二階因素，但上述等式是非常好的一階接近函數。差分時鐘常用來減小抖動。

　　電源輸入

　　大多數ADC有分離的電源輸入，一個用于模擬電路，一個用于數字電路。推薦在盡量靠近ADC的位置使用足夠多的去耦電容。盡量減少PCB的過孔數量，并減小從ADC電源引腳到去耦電容的走線長度，從而使ADC和電容之間的電感為最小。就像參考電壓去耦一樣，電路板設計師為了節省電路板面積有時會把去耦電容放在芯片下方PCB板的背面，基于同樣的理由，這種情況也應避免。ADC數據手冊一般會提供推薦的去耦方案。為了達到特定的性能，電源和地經常會采用專門的PCB層實現。

　　數字輸出

　　ADC開關數字信號輸出會產生瞬時噪聲，并向后耦合到ADC中敏感的模擬電路部分，從而引發故障。縮短輸出走線長度以減小ADC驅動的電容負載有助于減小這一影響，在ADC輸出端放置串行電阻也可以降低輸出電流尖峰。ADC數據手冊通常對此也有一些設計建議。

　　以上我們介紹了什么是ADC,ADC的技術參數指標及誤區，并為大家詳述了如何提高ADC性能的一些建議。下面我們將繼續介紹ADC的一些具體設計中的問題，ADC輸入噪聲利弊分析、ADC輸入轉換器電路分析、ADC輸入阻抗信號鏈設計等知識。詳述了ADC的設計挑戰，如何從高性能轉向低功耗，也對ADC的不同類型數字輸出進行了深解。

　　ADC輸入噪聲利弊分析

　　多數情況下，輸入噪聲越低越好，但在某些情況下，輸入噪聲實際上有助于實現更高的分辨率。這似乎毫無道理，不過繼續閱讀本指南，就會明白為什么有些噪聲是好的噪聲。

　　折合到輸入端噪聲(代碼躍遷噪聲)

　　實際的ADC在許多方面與理想的ADC有偏差。折合到輸入端的噪聲肯定不是理想情況下會出現的，它對ADC整體傳遞函數的影響如圖1所示。隨著模擬輸入電壓提高，"理想"ADC(如圖1A所示)保持恒定的輸出代碼，直至達到躍遷區，此時輸出代碼即刻跳變為下一個值，并且保持該值，直至達到下一個躍遷區。理論上，理想ADC的"代碼躍遷"噪聲為0,躍遷區寬度也等于0.實際的ADC具有一定量的代碼躍遷噪聲，因此躍遷區寬度取決于折合到輸入端噪聲的量(如圖1B所示)。圖1B顯示的情況是代碼躍遷噪聲的寬度約為1個LSB(最低有效位)峰峰值。

　　圖1:代碼躍遷噪聲(折合到輸入端噪聲)及其對ADC傳遞函數的影響

　　由于電阻噪聲和"kT/C"噪聲，所有ADC內部電路都會產生一定量的均方根(RMS)噪聲。即使是直流輸入信號，此噪聲也存在，它是代碼躍遷噪聲存在的原因。如今通常把代碼躍遷噪聲稱為"折合到輸入端噪聲",而不是直接使用"代碼躍遷噪聲"這一說法。折合到輸入端噪聲通常用ADC輸入為直流值時的若干輸出樣本的直方圖來表征。大多數高速或高分辨率ADC的輸出為一系列以直流輸入標稱值為中心的代碼(見圖2)。為了測量其值，ADC的輸入端接地或連接到一個深度去耦的電壓源，然后采集大量輸出樣本并將其表示為直方圖(有時也稱為"接地輸入"直方圖)。由于噪聲大致呈高斯分布，因此可以計算直方圖的標準差σ,它對應于有效輸入均方根噪聲。參考文獻1詳細說明了如何根據直方圖數據計算σ值。該均方根噪聲雖然可以表示為以ADC滿量程輸入范圍為基準的均方根電壓，但慣例是用LSB rms來表示。

　　圖2:折合到輸入端噪聲對ADC"接地輸入端"直方圖的影響(ADC具有少量DNL)

　　雖然ADC固有的微分非線性(DNL)可能會導致其噪聲分布與理想的高斯分布有細微的偏差(圖2示例中顯示了部分DNL)，但它至少大致呈高斯分布。如果DNL比較大，則應計算多個不同直流輸入電壓的值，然后求平均值。例如，如果代碼分布具有較大且獨特的峰值和谷值，則表明ADC設計不佳，或者更有可能的是PCB布局布線錯誤、接地不良、電源去耦不當(見圖3)。當直流輸入掃過ADC輸入電壓范圍時，如果分布寬度急劇變化，這也表明存在問題。

　　更多內容請參看：ADC輸入噪聲利弊分析

　　ADC輸入轉換器電路分析

　　許多高精度模/數轉換器的輸入范圍要求介于0.0V至5.0V之間。例如，MAX1402 (18位多通道Σ-Δ ADC)測量兩個輸入之間的差值。典型的單端應用中，該ADC將輸入電壓與固定的基準電壓(例如2.500V)進行比較：ADCIN = 0V時，數字輸出代表0V – 2.5V = -2.5V;ADCIN = 2.5V時，輸出代表2.5V – 2.5V = 0V;而ADCIN = 5V時，輸出則表示為5V – 2.5V = 2.5V。由此，數字輸出范圍對應于0V至5V的ADCIN為±2.5V。

　　圖1電路能夠將±10.5V輸入信號轉換到MAX1402 ADC的輸入量程(0V至5V)。ADC的兩個通道(本案中的IN1和IN2)配置為全差分或高精度單端測量。R1、R2電阻分壓器對輸入進行變換，同時采用3.28V為輸入提供偏壓。當輸入接地時，ADC輸入以2.5V為中心(VIN = 0V時，ADC數字輸出為0)。元件的精度保證了ADC的16位精度。

　　圖1. 本電路使輸入范圍為0V至5V (單端或差分)的ADC能夠處理±10.5V的輸入范圍。

　　配置MAX1402為差分測量方式，可測量IN1和IN2之間的電壓差。這些輸入可接受±10.5V輸入電壓，而內部可編程增益放大器(PGA)用于提高小信號分辨率。例如，4倍增益可使ADC測量±2.625V輸入信號時達到16位分辨率。

　　單端測量可以將輸入配置為兩個獨立通道，并將其與IN6的2.50V基準電壓進行比較。如需更高精度，可以將ADC配置為差分輸入，其中一個通道作為地電位檢測輸入。

　　可以改變電阻分壓器比例以適應不同的輸入范圍，但需要采用相同比例為電路提供偏壓。例如，5:1的比例對應±15.0V的輸入范圍和3.00V偏壓。校準系統時，只需將輸入接地，并把輸入接到已知電壓，然后記錄輸出值即可。可以采用這兩個值計算每個輸入范圍的偏壓和增益系數。

　　ADC輸入阻抗信號鏈設計總結

　　了解轉換器阻抗是信號鏈設計的一個重要內容。總之，若非真正需要，為什么要浪費大筆資金去購買昂貴的測試設備，或者費力去測量阻抗?不如使用數據手冊提供的RC并聯組合阻抗并稍加簡單計算，這種獲取轉換器阻抗曲線的方法更快捷、更輕松。

　　還應注意，工藝電阻容差可高達±20%。即使費盡辛苦去測量任何器件的輸入或輸出阻抗，也只能獲取一個數據點(當然，除非測量多個批次的許多器件隨溫度和電源電壓變化的情況)。請使用數據手冊中的仿真R||C值，它提供了關于特征阻抗與頻率關系的足夠信息，由此可以設計出正常工作的信號鏈。

　　ADC不同類型數字輸出深解

　　在當今的模數轉換器(ADC)領域，ADC制造商主要采用三類數字輸出。這三種輸出分別是：互補金屬氧化物半導體(CMOS)、低壓差分信號(LVDS)和電流模式邏輯(CML)。每類輸出均基于采樣速率、分辨率、輸出數據速率和功耗要求，根據其工作方式和在ADC設計中的典型應用方式進行了論述。本文將討論如何實現這些接口，以及各類輸出的實際應用，并探討選擇和使用不同輸出時需要注意的事項。此外還會給出關于如何處理這些輸出的一般指南，并討論各類輸出的優劣。

　　基本知識

　　使用數字接口時，無論何種數字輸出，都有一些相同的規則和事項需要考慮。首先，為實現最佳端接，接收器(FPGA或ASIC)端最好使用真正的電阻終端。接收器端的反射可能會破壞系統的時序預算。使用CMOS和LVDS輸出時，如果系統中有多個ADC，不要使用來自某個ADC的DCO(數據時鐘輸出)，否則可能導致時序錯誤以及接收器不適當地捕捉數據。在兩個ADC之間需要保持精確時序的I/Q系統中，這點尤其要注意。即使兩個ADC位于同一封裝中，也需要針對各ADC使用適當的DCO輸出，從而保持精確的時序關系。另一個需要注意的重要參數是數據格式。必須確保ADC和接收器采用同一數據格式(二進制補碼或偏移二進制)。此外，數據轉換速度也很重要。隨著數據速率提高，接收器能夠正確捕捉數據的距離減小，原因是互連和電纜帶寬限制，以及由此引起的符碼間干擾等問題。這些只是為什么必須將互連視作傳輸線路的其中幾個原因。以這種方式處理互連并了解傳輸線路的特性很重要。當數據速率提高時，以這種方式了解互連變得更加重要。必須確保導線尺寸正確，并且信號層與返回層之間的間距適當。此外還必須選擇具有穩定介電特性的電路板材料，使得走線特性在整個互連長度上的波動盡可能小。理想情況下，傳輸線路可以傳播到無窮遠處，但在實際應用中，這顯然是不可能的。集膚效應、電介質損耗和輻射損耗等因素全都會影響傳輸線路參數，降低信號質量。因此，必須以正確的物理參數適當設計傳輸線路，并且確保發送器與接收器的阻抗匹配。這樣做能夠節省電能，并將最高質量的信號傳輸給接收器。

關于CMOS，我們所需要了解的

　　使用CMOS輸出時，有多個方面需要考慮。首先考慮邏輯電平的典型開關速度(約1V/ns)、輸出負載(每個門約10pF)和充電電流(每路輸出約10mA)。應當采用盡可能小的容性負載，使充電電流最小。這可以利用盡可能短的走線僅驅動一個門來實現，最好沒有任何過孔。此外還可以利用阻尼電阻來盡量降低充電電流。之所以必須將這些電流降至最小，是因為它們會迅速疊加。例如，一個四通道14位ADC的瞬態電流可能高達14 x 4 x 10 mA = 560 mA!串聯阻尼電阻有助于抑制如此大的瞬態電流，降低輸出瞬態效應產生的噪聲，從而防止輸出在ADC中造成額外的噪聲和失真。

　　圖1. 帶阻尼電阻的CMOS輸出驅動器。

　　阻尼電阻和容性負載的時間常數應小于輸出數據速率周期的大約10%。例如，如果使用采樣速率為80 MSPS的ADC，各CMOS輸出端的容性負載為10 pF，則時間常數應為12.5 ns的大約10%，即1.25 ns。因此，阻尼電阻R可以設置為100Ω，這個阻值很容易獲得，并且滿足時間常數條件。選擇更大的R值可能會降低輸出數據建立時間性能，并干擾接收器端正常的數據捕捉。ADC CMOS輸出端的容性負載只能是單門負載，無論如何都不應直接連接到高噪聲數據總線。要連接到數據總線，應使用一個中間緩沖寄存器，從而將ADC CMOS輸出端的負載降至最低。隨著CMOS輸出的數據速率提高，瞬態電流也會增大，導致更高的功耗。CML的優點是：因為數據的串行化，所以對于給定的分辨率，它需要的輸出對數少于LVDS和CMOS驅動器。JESD204B接口規范所說明的CML驅動器還有一個額外的優勢，因為當采樣速率提高并提升輸出線路速率時，該規范要求降低峰峰值電壓水平。

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　　ADC設計挑戰：從高性能轉向低功耗

　　新的應用需求不斷推動模擬技術的發展：性能越來越高，集成度不斷提高。ADC產品作為模擬IC的重要成員，在符合上述發展的趨勢下，還存在自身的特點。

　　當使用“巧克力”手機時，不用按鍵只用輕觸那泛著深紅色光的區域，你是否知道電容感應技術改變了你的體驗;當看到那小小的騎車機器人“村田頑童”可以前進、倒退、爬坡并且停而不倒時，你是否知道其中使用了多種傳感器以檢測各個方向的傾斜角度和探測道路狀況;當你驚嘆殘疾人可以自如地控制假肢完成復雜動作時，你是否知道與假肢相連的探測器可以檢測人體肌肉的最細微運動從而實現對假肢的控制;也許你并沒有留意到用手機通話時顯示屏會自動關閉以便降低功耗，這是手機檢測到顯示屏被物體(例如耳朵)遮住時的操作……所有這些都表明：用戶體驗推動半導體和技術創新的進步，并在同時對模擬IC的性能提出更高要求。

　　同時，電子器件的集成度越來越高，例如AD9271在單一芯片上集成了一個完整的8通道超聲接收器，其中的一個通道就包含低噪聲放大器(LNA)、可變增益放大器(VGA)、抗混疊濾波器(AAF)和12位 ADC。雖然集成是大趨勢，但是還需要考慮成本，客戶需要，技術要求，工藝發展等諸多因素。ADI大中國區資深業務經理周文勝說，“當性能指標要求特別高時，采用集成的方案并不明智;市場上需要什么樣的芯片，芯片供應商就應該為實現這個系統去做一些相應的設計，ADI的‘智能分割’概念就是強調哪些功能模塊應該集成，哪些功能模塊要分開放，最終使設計達到最符合客戶的要求，也符合技術要求。把所有的芯片集成在一起，當工藝都一樣時，整體BOM可以降低;但當各芯片工藝不一樣時，如果硬要把它們集成在一起可能會造成整個BOM上升。”

　　模數轉換器(ADC)作為模擬IC的一種，也同樣順應上述模擬IC的發展趨勢，但是它還遵循自身發展的規律。從最初的11位分辨率、50 kSps采樣速率和500 W功耗的SAR型ADC到現在的16位分辨率、1MSps采樣速率并且僅7 mW功耗的ADC AD7980， ADC的性能已經取得了巨大進步。現有ADC存在7種結構：falsh, half-flash, folding, SAR, pipelined, sigma-delta和未知結構。其中piplined和未知結構具有最佳的整體性能，所以它們非常適合例如無線收發器應用和軍用等高性能要求的應用;SAR ADC具有最寬的采樣速率，雖然它不是最快的，但由于低成本和低功耗使其很受歡迎。Sigma-delta ADC具有最高的分辨率，但是采樣速度較低，從kSps到MSps;而flash ADC由于其并行結構具有最高采樣速率可達GSps，但是由于非線性使其分辨率限制在8位以內。

　　在進行ADC性能比較時通常使用品質因數：P=2B×fs和F=(2B×fs)/Pdiss，其中B是SNR比特數，fs是采樣速率;Pdiss是功耗。文獻1認為，在開發高功率效率的ADC設計上取得了顯著進步，但是，ADC的分辨率和速度的乘積P在1993年~1999年的6年中幾乎沒有進步。文獻[2]針對4家主要IC制造商(ADI, Maxim, NS和TI)的ADC產品的3個通用性能指標(采樣速率、分辨率和功耗)分析后認為：上述P并不是恒定的，而是在低采樣速率下部分P有一些改善;在高采樣速率下部分P有一定降低(見圖1)。

　　Sigma-delta和flash轉換器是上述7中結構中僅有的F隨時間降低的兩種結構。這兩種ADC針對特定要求，只有較窄的應用范圍，它們都需要犧牲更多的功耗用于實現更高性能，這導致了F的降低。余下的SAR, pipelined等5種結構滿足速度和分辨率的中等應用要求，因而能獲得更高的F。二十多年來，ADC技術的發展一直被新應用推動，從而促進P的增加。雖然UWB，OFDM和雷達系統等應用推動ADC性能極限發展，ADC設計的主要挑戰已經從性能擴展轉向降低功耗，這一挑戰在移動通信和SDR應用中尤為突出。