在混合信號集成電路系統中，模／數轉換器（ADC）是一個關鍵的模塊。許多現代應用，如數字便攜設備、視頻處理及無線通信等，都要求具有高采樣率、低功耗的模／數轉換器。同時，由于許多模／數轉換器被使用在電池供電的便攜式設備中，降低其功耗就變得越加重要。對于10 b，1 MSPS以上的ADC系統而言，流水線結構是一種合適的設計方案。在此闡述了能夠滿足10位精度、100 MHz采樣率的流水線結構ADC，并且運用了相鄰兩級共用一個運放的運放共享技術和逐級電容縮減技術來減小功耗和面積。該模／數轉換器中采用了低功耗增益提高運算放大器和動態比較器等元件，也更好的降低了功耗。

1 ADC電路結構

1．5位／級結構的ADC具有許多優點，首先每級多產生一位冗余位來進行數字冗余修正，大大減小比較器失調造成的影響。其次較小的單級分辨率可以獲得較高的速度。1．5位／級結構的單級閉環增益為2，開關電容電路可以具有較小的負載電容和反饋因子，因此每級可以獲得較大的帶寬。所以本電路采用1．5位／級級聯的結構。

圖1為本文所采用的流水線ADC結構，采用了每級1．5位流水線級級聯。最前端是一個高性能采樣保持電路，雖然采樣保持電路需要消耗大量的功耗，但它能夠較好地減小由于MDAC和子ADC之間的采樣信號失配造成的孔徑誤差，可以使得電路性能得到較大提高。依次級聯8個相同的1．5位／級結構MDAC，最后一級是一個2位的FLASH ADC。所得到的18位數字輸出依次經過時間對齊電路和數字校正電路，經過數字校正后得到所需要的10位數字輸出。

如圖1所示，電路采用相鄰級運算放大器共享技術，后面的8個MDAC僅需要4個運算放大器。為了更好地降低功耗，電路使用了逐級電容縮減技術。電路中的Stage 1＆2和Stage 3＆4采用了相同的運算放大器，Stage 5＆6和Stage 7＆8進行了縮減，縮減因子為0．7。

1．1 采樣保持電路結構

圖2為電容翻轉型采樣保持電路的結構圖。相對于電荷轉移型的采保電路，這種結構具有較大地反饋系數和較少的電容，使得電路具有實現面積小，噪聲低，功耗低，保持相建立時間短等優點，因而更適合于高速的流水線ADC。

該電路工作在采樣和保持2個階段：采樣階段，clkl，clkl_p，clkl_pp為高電平，clk2為低電平，此時輸入信號存儲在電容上，clkl_PP先于clkl_p和clkl截止，clkl_p先于clkl，采用2個提前截至的時鐘波形是為了減小圖中采樣開關的溝道電荷注入的影響。保持階段，clkl，clkl_p，clkl_PP為低電平，clk2為高電平，存儲于采樣電容的電荷傳輸至采樣保持電路的輸出并驅動下級負載。該電路的閉環增益為1。

由于開關的開關電阻和電荷注入會對電路產生巨大的影響，圖2中的輸入采樣開關采用了柵壓自舉開關，這樣可以較大的避免與輸入信號相關的電荷的注入。

1．2 運放共享技術

根據流水線ADC工作的原理，從時序上來看，單個的MDAC中的運放只有在保持相處于放大狀態。而且前一級的保持與后一級的采樣同時進行，整個ADC在全同步時鐘控制下運行。在采樣相時，運放處于失調消除狀態，對電路不能產生任何作用，但同時運放仍要消耗大量的靜態功耗。所以采用運放共用技術很明顯能夠減少一半的運放，減小大量的功耗。

圖3為運算放大器共用技術的原理圖。相對于普通結構MDAC的流水線ADC，該改進結構的ADC兩級共用一個運放。在時鐘相clkl時，n級采樣余量信號為Vres（n-1），n+1級利用運放處于保持狀態。但當下一個相位時，n級利用同一個運放進入保持狀態，而n+1級則采樣為Vres（n），也就是n級的余量輸出。圖3中只給出了單端結構，實際的電路一般都為全差分結構。

但是，運放共用技術存在2個缺點：一是該技術需引入新的開關，進而引入了串聯電阻，該串聯電阻與運算放大器的輸入電容結合，影響了增益級的建立時間。在高采樣頻率情況下，通常通過增大開關的寬長比來減小串聯電阻，但是增加了開關引入的非線形和失調即溝道電荷注入、時鐘饋通。二是運算放大器的輸入失調沒有時間置零。因此由于放大器的有限增益，每次輸入采樣值均受前次采樣的影響，同時放大器總是工作在保持狀態下，其引入的失調電壓和1／f噪聲亦不能消除。從而影響電路的性能。

在本設計中，為了避免由于運放沒有失調消除的過程而產生誤差累積的問題，通過增加一個失調消除開關和增加一個失調消除脈沖，可以較好地解決這個問題。

如圖3中所示，clkA時鐘為運放輸入失調消除時鐘相，clkl與clk2為整個ADC電路所用的兩相不交疊時鐘。由于在運放共享結構中，運放在clkl與clk2兩相均處于保持狀態的負反饋中。為了不改變電路結構和時鐘相，在clkl與clk2均為低的時候，引入一個新的時鐘脈沖clkA，來開啟運放輸入端連接到地的一個開關進行失調消除。通過這樣在兩相不交疊時鐘間隙增加一個失調消除脈沖，較好的解決了運放共享結構中輸入失調累積所造成的影響。

2 電路設計實現

2．1運 算放大器的設計

為了達到10位以上的線性度，放大器的開環放大倍數至少大于60 dB；為了滿足100 MHz的采樣頻率，放大器的穩定時間需小于5 ns。鑒于上述要求，本文設計的運放為折疊式全差分共源共柵結構，并采用增益增強技術（gain-boost）來提高增益。盡管折疊式共源共柵運放與套筒式共源共柵運放相比較具有功耗大、折疊點處寄生電容較大等缺點，但它卻具有高擺幅的優點，尤其是它的輸出范圍不會受到共模輸入電壓的影響。這對模／數轉換器的動態范圍的提高是非常有幫助的。

本文通過調整電路參數，以得到優化的電流，使其恰好同時滿足轉換速率和建立時間對放大器電流的要求。傳統的設計方法只是經驗性的使轉換速率約為1／2個采樣周期的1／3～1／4，因此，它比傳統設計方法具有更小的功耗。

運放電路如圖4所示，運放的增益為：

圖4中Ap，An分別為增益增強的輔助運放，輔助運放同樣采用折疊式共源共柵結構。可見增益增強技術引入了輔助放大器無疑極大的提高了主放大器的增益，但是它也在放大器的傳輸函數中引入了一對零極點對（pole-zero doublet）。盡管它對放大器的頻率響應沒有影響，但卻影響了放大器時域響應。一般要求輔助放大器的單位增益帶寬至少與主放大器的帶寬相等或稍大，此外要求它的次主極點盡可能大，也就是它的相位裕度要求75°以上。

由于全差分結構需要共模反饋電路來穩定輸出的共模電平。常見的開關電容共模反饋電路在兩個相位時引入不同的電容負載，這會增加電路的失真和諧波。而連續型共模反饋電路雖然能夠在雙相時都正常工作，但同時會增加開關電容電路的功耗和影響運放輸出擺幅。

本文采用圖4中的雙相開關電容共模反饋電路，這樣的電路適合本電路采用運放共享技術以后，運放需要雙相工作的特點。

該共模反饋電路通過增加2個電容和三組開關，使得共模反饋電路能雙相工作。其中C1，C2的取值對共模反饋相當重要，較大的C2可以使共模電壓更加精確，而C1和C2的比值又決定了共模反饋建立的時間。

運算放大器的幾個性能參數見表1。

2．2 改進的柵壓自舉采樣開關

采樣開關對整個電路的性能有著至關重要的作用，較大的開關會使得電荷注入、時鐘饋通效應更加顯著，而較小的開關又由于導通電阻過大，引入一個極點。

圖5為本文采用的柵壓自舉開關，電路原理為：假設采樣時鐘的高電平等于電源電壓VDD，低電平為O，那么電路上電一個時鐘周期后，C1，C2均充電到VDD。因此M3的柵極低電平為VDD，高電平為2VDD的方波信號。在ψ為高電平時，M3和M12同時導通，使電容C3充電至電源電壓VDD。

此時M10，M7導通，M11的柵極通過M7和M10與地相連，M11處于斷開狀態。當為低電平時，M10，M3，M12斷開，M8，M9導通，這樣C2上的電壓VDD加到M11的柵源兩端，VGS=VDD。因此ψ為高電平時，這個柵壓自舉開關導通，ψ為低電平時柵壓自舉開關斷開。

在此采樣保持電路和前兩級MDAC電路的采樣開關均采用了上圖所示的柵壓自舉開關。結果顯示采用柵壓自舉后的采樣保持電路的線性度大大提高。采用了這樣的采樣開關后，在輸入信號頻率范圍在50 MHz以內，采樣保持電路的SFDR始終能保持在87 dB以上。較高性能的采樣保持電路也決定了整個ADC能夠較好地工作在欠采樣情況下。

2．3 動態比較器

由于采用1．5位／級的結構，即使比較器具有較大的失調誤差，數字校正電路還是可以輕易的將這種誤差消除，從而保證了結果的正確性。在本設計中，只要比較器的失調誤差在200 mV范圍之內都可以接受，對比較器的設計要求放寬很多，就極大地提高了設計的靈活性。

動態比較器具有結構簡單、功耗小、而且可以內置可調翻轉點的特點。但是其缺點是大的失調和回踢噪聲。在此所采用的動態比較器結構如圖6所示。

圖6中M10和M11組成了一個鎖存器（Latch），M9和M12用來復位鎖存器。M1～M4工作在線性區，相當于可調電阻，當輸入信號變化時，左右支路的等效阻抗也會發生變化。當鎖存信號Latch為高電平時，處于鎖存階段，M5和M6的漏極分別接到Latch的輸出端A點和B點。此時，M7和M8僅起到了一個開關的作用，而M3和M4則有加強Latch正反饋的作用，它們的正反饋增益是由M5和M6源極的電阻來決定的。通過正反饋，源極電阻小的那路輸出為高，電阻高的那路輸出為低。

比較器的閾值由差分對的電流分配來決定，文獻給出了詳細的推導，而在實際設計時，常需要通過仿真來設計比較器的閾值電壓。而本文中需要的閾值電壓為+1／4Vref和-1／4Vref。

仿真結果表明，比較器最高工作頻率能夠達到300 MHz。蒙特卡羅分析表明，比較器的輸入失調在62 mV以內，滿足1／4Vref的失調范圍要求。

3 性能結果與分析

本文利用運放共享技術設計了一個10位100 MHz的流水線ADC，該ADC的最前端是一個輸入帶寬很大的采樣保持電路，之后的8級MDAC輸出利用運放共享技術使用了4個運算放大器，產生16位數字輸出。最后一級為一個2位的FLASH模／數轉換器。最終產生的18位輸出經延遲對準后輸入數字修正電路得到最后的10位數字編碼。

本設計采用的是TSMC 0．18μm，混合信號1P6MCMOS工藝模型，提供MIM（metal-insulator-metal）結構電容，采用電源電壓為1．8 V。使用Spectre進行驗證。結果可得在100 MHz采樣頻率下，采用電容縮放技術后整個ADC電路的功耗為45 mW。

首先輸入一個緩變斜坡電壓進入模／數轉換器，斜坡的變化時間和電路仿真時間必須保證ADC能夠每個周期輸出增加1位，也就是至少需要1 024個周期。圖7為輸入斜坡電壓后，得到的10個數字碼的輸出情況。緩變的斜坡電壓輸入會使得輸出每次按照遞變的順序變化，而從圖5～圖9中可以很明顯地看到任意相鄰的2個數字碼都是按照00-01-10-11的順序遞變。通過觀察所有的1 024個數字輸出碼，未發現任何誤碼和失碼的情況。

圖8所示為輸入信號為10 MHz（奈奎斯特頻率），采樣頻率100 MHz，采樣點數為4 096時的數字輸出經Matlab進行傅里葉變換的頻譜結果輸出，由圖可知，SNDR=58．4 dB，SFDR=79．6 dB，此時ENOB=9．5位。

圖9所示為采樣頻率100MHz時SINAD隨輸入信號頻率的變化曲線。可見，在整個奈奎斯特頻率內，電路均能達到9位以上的有效精度。ADC各項性能參數如表2所示。

4 結語

本文設計了一個10位100 MHz的低功耗流水線ADC電路。該ADC采用了相鄰兩級共用一個運放的運放共享技術和逐級電容縮減技術來減小功耗和面積。在輸入頻率達到奈奎斯特頻率范圍內，整個ADC的有效位數始終高于9位。在100 MHz采樣頻率下，電路的功耗僅為45 mW。