1，什么是組合邏輯電路？

邏輯電路在任何時(shí)刻產(chǎn)生的穩(wěn)定的輸出信號(hào)僅僅取決于該時(shí)刻的輸入信號(hào)，而與過去的輸入信號(hào)無關(guān)，即與輸入信號(hào)作用前的狀態(tài)無關(guān)，這樣的電路稱為組合邏輯電路。

上圖給出了一個(gè)典型的數(shù)字邏輯電路模型，其中的輸入信號(hào)為X={X1，。..，Xn}，Y={Y1，。..，Yn}為對(duì)應(yīng)的輸出信號(hào)，輸入與輸出的關(guān)系可以表示為：Y=F（X）。

2，組合邏輯電路有哪些特點(diǎn)？

組合邏輯電路具有兩個(gè)特點(diǎn)：

（1）。由邏輯門電路組成，不含有任何的記憶元件；

（2）。電路是單向傳輸?shù)模娐分胁淮嬖谌魏畏答伝芈贰?/p>

3，如何描述組合邏輯電路？

（1）真值表；

（2）邏輯表達(dá)式

（3）邏輯門電路圖

（4）卡諾圖

（具體描述略）

4，各種描述之間相互轉(zhuǎn)換關(guān)系？

（1）真值表——邏輯表示

（2）邏輯表達(dá)式——邏輯電路圖

（3）邏輯電路圖——真值表

（具體描述略）

5，如何使用verilog描述組合邏輯電路，及注意事項(xiàng)？

（1）使用assign描述組合邏輯電路；

在verilog HDL，用assign描述的部分都是組合邏輯電路，下面對(duì)assign做簡(jiǎn)要的介紹：

assign：連續(xù)賦值語句是Verilog數(shù)據(jù)流建模的基本語句，用于對(duì)線網(wǎng)進(jìn)行賦值，等價(jià)于門級(jí)描述，然而是從更高的抽象層次對(duì)電路進(jìn)行描述。assign語法表示如下：

continuous_assign ：：=assign ［drive_stength］ ［delay］ list_of_net_assignments;

list_of_net_assignment ：： =net_assignment {， net_assignment}

net_assignment ：： +net_lvalue =expression

drive_strength默認(rèn)為strong1，strong0。

注意連續(xù)賦值語句只能對(duì)線網(wǎng)進(jìn)行賦值，即等式左邊一定是線網(wǎng)數(shù)據(jù)類型，右邊可以是任意的數(shù)據(jù)類型。

（2）使用always描述組合邏輯電路；

always不僅可以用來描述時(shí)序邏輯電路，也可以用來描述組合邏輯電路，主要區(qū)別在于敏感列表和賦值方式。這里只介紹always在組合邏輯電路中的應(yīng)用。

1）在敏感列表中使用電平敏感事件，而不用邊沿敏感列表；

2），為變量賦值使用阻塞賦值，而不用非阻塞賦值；

3），在always塊內(nèi)被賦值的變量必須為寄存器型變量。

（3）使用門級(jí)原語描述組合邏輯。（具體描述略，可參考verilog相關(guān)書籍）