一、實(shí)驗(yàn)?zāi)康?/h2>

熟悉QuartusⅡ的VHDL文本設(shè)計(jì)過(guò)程，學(xué)習(xí)簡(jiǎn)單時(shí)序邏輯電路的設(shè)計(jì)、仿真和測(cè)試方法。

二、實(shí)驗(yàn)

1. 基本命題

用VHDL文本設(shè)計(jì)觸發(fā)器，觸發(fā)器的類(lèi)型可任選一種。給出程序設(shè)計(jì)、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過(guò)程。

① 實(shí)驗(yàn)原理

由數(shù)電知識(shí)可知，D觸發(fā)器由輸入的時(shí)鐘信號(hào)（CLK）、數(shù)據(jù)輸入口（D）和數(shù)據(jù)輸出（Q）構(gòu)成。本程序通過(guò)進(jìn)程監(jiān)視CLK和D\，當(dāng)CLK為上升沿的時(shí)候，將D賦值給Q，要完成這個(gè)賦值操作，必須再借助一個(gè)信號(hào)S來(lái)進(jìn)行值的傳遞。

② 程序設(shè)計(jì)

③ 仿真分析

仿真預(yù)測(cè)：輸入一組波形，當(dāng)且僅當(dāng)CLK為上升沿的時(shí)候，Q輸出D的值；否則，Q保持原值不變。

圖1 D觸發(fā)器仿真波形圖

結(jié)論：仿真的結(jié)果與仿真預(yù)測(cè)一致。

④ 硬件測(cè)試

我們通過(guò)將輸出Q設(shè)為為燈泡（D1），按鍵1為D，按鍵2為CLK。

表2-1 D觸發(fā)器在GWAC6板上目標(biāo)芯片EP1C6Q240C8的引腳鎖定信息

端口名稱(chēng)端口符號(hào)GWAC6板輸入輸出元件GWAC6板接口目標(biāo)器件引腳備注

輸入DD鍵1PIO0233模式No.5

CLKCLK鍵2PIO1234

輸出QQD1P1081

如表2-1所示完成元件D觸發(fā)器與實(shí)驗(yàn)板引腳的綁定。如圖2所示

圖2 D觸發(fā)器與實(shí)驗(yàn)板引腳的綁定

2. 擴(kuò)展命題

將設(shè)計(jì)的觸發(fā)器看成是一個(gè)元件，利用元件例化語(yǔ)句設(shè)計(jì)如圖4-1所示4D透明鎖存器。給出程序設(shè)計(jì)、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過(guò)程。

圖3 4D透明鎖存器

① 實(shí)驗(yàn)原理

依據(jù)圖3 ，我們將所有觸發(fā)器的時(shí)鐘輸入端接入同一個(gè)時(shí)鐘，將第一個(gè)觸發(fā)器的輸入端接入D0輸入，第一個(gè)觸發(fā)器輸出Q0接入Q0。其他的D觸發(fā)器按照第一個(gè)觸發(fā)器的接法，按輸入、輸出口下標(biāo)的遞增順序與對(duì)應(yīng)的輸入、輸出總線(xiàn)相連。根據(jù)鎖存器的特性，在程序設(shè)計(jì)中，我們通過(guò)監(jiān)視CLK的電平，當(dāng)CLK為高電平時(shí)，將輸入原樣輸出；否則保持輸出狀態(tài)。

② 程序設(shè)計(jì)

③ 仿真分析

仿真預(yù)測(cè)：輸入一組波形，當(dāng)且僅當(dāng)BCLK為高電平的時(shí)候，BQ輸出BD的值；否則，BQ輸出高阻態(tài)。

圖4 4D透明鎖存器仿真波形圖

實(shí)驗(yàn)原理：為了讓實(shí)驗(yàn)的效果明顯，我們?nèi)〉腂CLK周期為BD的兩倍。

結(jié)論：仿真的結(jié)果與仿真預(yù)測(cè)一致。

④ 硬件測(cè)試

我們通過(guò)將BD（1）、BD（2）、BD（3）、BD（4）設(shè)為按鍵1、2、3、4，D1，D2，D3，D4為BQ（1）、BQ（2）、BQ（3）、BQ（4），CLK設(shè)置為按鍵5。

表2-2 4D透明鎖存器在GWAC6板上目標(biāo)芯片EP1C6Q240C8的引腳鎖定信息

端口名稱(chēng)端口符號(hào)GWAC6板輸入輸出元件GWAC6板接口目標(biāo)器件引腳備注

輸入DBD鍵1，2，3，4，PIO0，PIO1，PIO2，PIO3233，234，235，236模式No.5

CLKBCLK鍵5PIO4237

輸出QBQD1P108，P109，P110，P1111，2，3，4

如表1-1所示完成元件4D透明鎖存器與實(shí)驗(yàn)板引腳的綁定。如圖5所示

圖5 4D透明鎖存器與實(shí)驗(yàn)板引腳的綁定