二 電路設(shè)計(jì)步驟

2.1 確定電源電壓

電壓電源V1由最大輸出電壓決定。例如為了得到Vpp=3V的輸出電壓，電源電壓必須在3V以上，否則輸出信號會失真（削波）。為了確保源極偏置電流，在R4上需要有電壓存在，例如1V或者更多。因此合計(jì)起來，電源電壓至少在4V以上。當(dāng)前例子中，此電壓取值為15V。

2.2 選擇何種溝道的FET

選擇FET時，電流和耐壓不要超過其最大額定值。另外可以使用N溝道器件組成放大電路，也可以使用P溝道器件組成放大電路。之前討論的是N溝道FET組成的放大電路。

使用P溝道FET組成的放大電路，其電流方向與N溝道FET放大電路相反，因此需要變更偏置電壓極性，需要將電源和GND調(diào)換。下圖是2種P溝道JFET放大電路。

2.3 依據(jù)電源電壓選擇FET的Vgs耐壓值

因?yàn)樯弦徊街写_定電源電壓是15V，針對N溝道FET，它的柵極-源極間電壓Vgs，最大有可能達(dá)到15V。因此需要選擇那種Vgs大于15V的FET。大多數(shù)FET的這個參數(shù)都在30V以上。我們選擇SST202，它的Vgs（BR)=-40V

2.4 確定漏極電流Id

確定放大電路工作點(diǎn)時，我們需要先確定Id，而不是Vgs。因?yàn)镕ET的重要特性都是隨Id變化而變化的。當(dāng)Id設(shè)定好之后，從spec的傳輸曲線中自然可以得到Vgs。

在JFET的spec中會定義Idss。例如SST202的Idss在0.9~4.5mA。確定放大電路的Id時，Id要比Idss的最小值（0.9mA）還低。例如設(shè)計(jì)Id=0.1mA。

注意：如果Id的選擇太接近Idss，大信號輸入后，因?yàn)镮d無法超越Idss，輸出波形可能會被限幅，即被削波。

2.5 確定源極電阻和漏極電阻

在3.1.2節(jié)提到，這種放大電路的放大倍數(shù)是由源極電阻Rs（下圖R4）和漏極電阻Rd(下圖R3)的比值決定。

例如希望放大倍數(shù)Av=3倍，那么

Vgs電壓會因?yàn)镮d不同而不同，也會受到溫度的影響。例如Id隨著溫度變化而變化，進(jìn)而導(dǎo)致Rs上的電壓變化（此處是指直流電壓)，最終導(dǎo)致Vgs變化。為了抵消Vgs因?yàn)闇囟茸兓兓?，使漏極電流具有穩(wěn)定性，需要Rs上的電壓降>1V（使Vgs

我們設(shè)置Rs上的電壓降是2V，因?yàn)镮d=0.1mA，

Rs=Vs/Is=Vs/Id=2V/0.1mA=20KR

接下來

Rd=Rs x Av=60KR。仿真電路如下：

仿真結(jié)果如下：Vo/Vin=2.77V/0.998V=2.77。

仿真放大倍數(shù)是2.77V，和理論上的3倍有差異。

無意中將R3和R4從60K和20K增大到600K和200K，放大倍數(shù)可以提高到2.93，如下圖。此時Id只有大約15uA，比Idss=900uA小了許多。

保持R4=20KR，修改R3=65KR，R3/R4=3.25倍時，仿真結(jié)果是3倍，如下圖。此時Id大約在150uA左右。

**哪位老師可以解釋為什么仿真值（R3=60KR,R4=20KR）和理論計(jì)算(R3=60KR,R4=20KR)結(jié)果不同嗎？**

就像上述說的，首先需要考慮的是Id的電流要比Idss min值小。如果將R4和R3調(diào)整的很小，也就是將Id變大，超過Idss max的4.5mA。輸出就失真了，如下圖是Id大約在7mA時的輸出波形。藍(lán)色是Id，紅色是V2，綠色是Vo。輸出已經(jīng)失真。

另外如果將Rd增大，即R3從65KR改變到80KR -->R3自身壓降變大 -->漏極電壓Vd下-->輸出波形的下半周期被鉗制。換句話，是R3變大帶來自身兩端電壓升高，向上升時會碰到15V的上限，被鉗制，進(jìn)而導(dǎo)致輸出下半周期被鉗制。如下圖。

輸出波形的上半部分不失真，是因?yàn)镽3變大帶來自身兩端電壓升高，向下升時距離0V的下限還很遠(yuǎn)，不會被鉗制，不失真。

另外如果將Rd減小，輸出波形會減小。因?yàn)榉糯蟊稊?shù)減小了。如下是R3是不同值時的仿真結(jié)果。

未完待續(xù)