AD9852主要由參考頻率源、相位累加器、波形存儲器(正弦函數功能表)、數模轉換器及低通濾波器組成。參考頻率源為DDS提供工作時鐘頻率，DDS輸出的合成信號的頻率穩定度在不考慮內部諸如附加相位噪聲等環節的影響時，和參考頻率源是一樣的。

　　在頻率變換器件中，100Hz和1kHz處的相噪是比較關鍵的技術指標，對用DDS做成的綜合器而言，它取決于DDS輸出信號的相噪、濾波環路的性能以及放大電路的附加相噪等，其后兩項是根據實際設計的濾波及放大電路決定的，對于第一項則取決于實際采用的芯片種類。圖2為一款DDS的輸出相噪圖。

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　　圖2 DDS相噪對比圖

　　由圖2可見，采用內部倍頻的方式在偏離1kHz、輸出5MHz時相噪為﹣140dBc/Hz;若直接采用300MHz的時鐘時，相噪的性能在偏離1kHz時為﹣142dBc/Hz。因此，為了提高DDS輸出信號的相噪性能，采用外部倍頻法是一個比較好的選擇，即把輸入時鐘信號在外部進行N倍頻后加到DDS上。

　　DDS在使用時，要通過微處理器或CPLD對其信號、數據進行管理控制來實現具體應用中所需要的若干功能，圖3為我們選用的一款DDS芯片外圍電路示意圖。

　　其中，MCLK引腳接外部時鐘源，使DDS的IOUT引腳輸出端頻率信號的穩定度與外部時鐘源一致。對于內部沒有PLL倍頻環節的DDS芯片，通常MCLK端輸入時鐘源的頻率應高于IOUT端輸出信號頻率的4倍。如輸出信號頻率為5.3125MHz，那么MCLK時鐘端的信號頻率應該大于20MHz，以期望得到更好的相位噪聲，通過外部濾波電路后，可得到比較純凈的信號譜。FSELECT為鍵控調頻信號輸入端，也就是我們的調制方波79Hz信號輸入端，我們使用的DDS內部有兩個頻率控制寄存器，通過編程的方式將預先設置好的頻率值F0、F1保存在寄存器中，當FSELECT端有有方波信號輸入時(即電平上升沿或下降沿轉換)，DDS的IOUT端將會隨之分別從頻率控制寄存器中讀出F1或F0的值作為輸出，并且會保障頻率信號在切換時相位無變化。PSEL1、PSEL0為兩路信號頻率F1、F0的相位調節端，在應用中，如果需要保持F1、F0在切換時的相位連續，需要在設計中直接將PSEL1、PSEL0接地。DDS與外界通訊的時序是通過引腳FSYNC、SCLK、SDATA來完成的，其串行通訊的時序如圖4所示。

　　當FSYNC為高電平時，SCLK、SDATA引腳為高阻狀態。當FSYNC為低電平時，DDS將處于通訊狀態。此時引腳SCLK有一下降沿的脈沖時，將使掛在數據總線SDATA上的DATA寫入DDS數據緩沖區，直至最終一個DATA寫入時，DDS將根據引腳FSELECT上的狀態選擇F1或F0作為IOUT端的輸出。

　　信號的產生

　　本文選用的DDS芯片內部有2個32位頻率控制寄存器(F0、F1)，對照圖4的串行通訊時序，在SDATA端實際需要通信的DATA位就是32位。假設MCLK外部輸入時鐘頻率為20MHz，DDS的最小的頻率分辨率為：

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　　IOUT輸出20MHz時(實際上是不可能的，或是輸出的信號譜將非常差)，對應的32位頻率控制寄存器的值全為1;輸出5.3125MHz時，對應數值為(5.3125MHz/20MHz)×232，將所得到的十進制值轉化為二進制對應32位頻率控制寄存器的值。根據圖4的串行時序，通過微處理器將相應的32位值寫入DDS緩沖區后，在IOUT引腳端將會產生5.3125MHz正弦波頻率信號的輸出。其峰峰值在50歐姆負載的情況下為1V左右，具體的峰谷、峰尖的電平可以通過引腳FSADJUST端的外接電阻值進行調節。

　　在具體的實際應用中，對輸出的5.3125MHz正弦波信號，需要經過濾波、整形、放大等處理后才能引入到其它電路環節中。在設計時，為得到比較純凈的信號譜，在IOUT端輸出后通常考慮接一帶通濾波器或低通濾波器。

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　　圖3 DDS外圍電路原理圖

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　　圖4 DDS串行通訊時序示意圖