電子設計技術的核心就是EDA技術，EDA是指以計算機為工作平臺，融合應用電子技術、計算機技術、智能化技術最新成果而研制成的電子CAD通用軟件包，主要能輔助進行三方面的設計工作，即IC設計、電子電路設計和PCB設計。EDA技術已有30年的發(fā)展歷程，大致可分為三個階段。70年代為計算機輔助設計(CAD)階段，人們開始用計算機輔助進行IC版圖編輯、PCB布局布線，取代了手工操作。80年代為計算機輔助工程(CAE)階段。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設計和結構設計，并且通過電氣連接網絡表將兩者結合在一起，實現了工程設計。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，PCB后分析。90年代為電子系統(tǒng)設計自動化(EDA)階段。

一、EDA技術的基本特征

　　EDA代表了當今電子設計技術的最新發(fā)展方向，它的基本特征是：設計人員按照“自頂向下”的設計方法，對整個系統(tǒng)進行方案設計和功能劃分，系統(tǒng)的關鍵電路用一片或幾片專用集成電路（ASIC）實現，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級設計，最后通過綜合器和適配器生成最終的目標器件，這樣的設計方法被稱為高層次的電子設計方法。下面介紹與EDA基本特征有關的幾個概念。
　　1．“自頂向下”的設計方法10年前，電子設計的基本思路還是選用標準集成電路“自底向上”地構造出一個新的系統(tǒng)，這樣的設計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。
　　高層次設計是一種“自頂向下”的全新設計方法，這種設計方法首先從系統(tǒng)設計入手，在頂層進行功能方框圖的劃分和結構設計。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證。然后，用綜合優(yōu)化工具生成具體門電路的網絡表，其對應的物理實現級可以是印刷電路板或專用集成電路。由于設計的主要仿真和調試過程是在高層次上完成的，這既有利于早期發(fā)現結構設計上的錯誤，避免設計工作的浪費，又減少了邏輯功能仿真的工作量，提高了設計的一次成功率。
　　2．ASIC設計現代電子產品的復雜度日益提高，一個電子系統(tǒng)可能由數萬個中小規(guī)模集成電路構成，這就帶來了體積大、功耗大、可靠性差的問題。解決這一問題的有效方法就是采用ASIC芯片進行設計。ASIC按照設計方法的不同可分為全定制ASIC、半定制ASIC和可編程ASIC（也稱為可編程邏輯器件）。
　　設計全定制ASIC芯片時，設計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設計結果交由IC廠家去進行掩模制造，做出產品。這種設計方法的優(yōu)點是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點是開發(fā)周期長，費用高，只適合大批量產品開發(fā)。
　　半定制ASIC芯片的版圖設計方法分為門陣列設計法和標準單元設計法，這兩種方法都是約束性的設計方法，其主要目的就是簡化設計，以犧牲芯片性能為代價來縮短開發(fā)時間。
　　可編程邏輯芯片與上述掩模ASIC的不同之處在于：設計人員完成版圖設計后，在實驗室內就可以燒制出自己的芯片,無須IC廠家的參與，大大縮短了開發(fā)周期。
　　可編程邏輯器件自70年代以來，經歷了PAL、GAL、CPLD、FPGA幾個發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達200萬門/片，它將掩模ASIC集成度高的優(yōu)點和可編程邏輯器件設計生產方便的特點結合在一起，特別適合于樣品研制或小批量產品開發(fā)，使產品能以最快的速度上市，而當市場擴大時，它可以很容易地轉由掩模ASIC實現，因此開發(fā)風險也大為降低。
　　上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現代高層次電子設計方法的實現載體。
　　3.硬件描述語言硬件描述語言（HDL）是一種用于設計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結構和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設計。例如一個32位的加法器，利用圖形輸入軟件需要輸入500至1000個門，而利用VHDL語言只需要書寫一行“A=B＋C”即可。而且VHDL語言可讀性強，易于修改和發(fā)現錯誤。早期的硬件描述語言，如ABEL、HDL、AHDL，由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設計，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國國防部正式推出了高速集成電路硬件描述語言VHDL，1987年IEEE采納VHDL為硬件描述語言標準（IEEESTD－1076）。
　　VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設計層次,支持結構、數據流和行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設計過程都可以用VHDL來完成。VHDL還具有以下優(yōu)點：(1)VHDL的寬范圍描述能力使它成為高層次設計的核心，將設計人員的工作重心提高到了系統(tǒng)功能的實現與調試，而花較少的精力于物理實現。(2)VHDL可以用簡潔明確的代碼描述來進行復雜控制邏輯的設計，靈活且方便，而且也便于設計結果的交流、保存和重用。(3)VHDL的設計不依賴于特定的器件，方便了工藝的轉換。(4)VHDL是一個標準語言，為眾多的EDA廠商支持，因此移植性好。
　　4．EDA系統(tǒng)框架結構EDA系統(tǒng)框架結構(Framework)是一套配置和使用EDA軟件包的規(guī)范。目前主要的EDA系統(tǒng)都建立了框架結構，如Cadence公司的DesignFramework，Mentor公司的FalconFramework，而且這些框架結構都遵守國際CFI組織制定的統(tǒng)一技術標準。框架結構能將來自不同EDA廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務之間、設計師之間以及整個產品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設計方法的實現基礎。

二、EDA技術的基本設計方法

　　EDA技術的每一次進步,都引起了設計層次上的一次飛躍,圖1示出EDA技術設計層次的飛躍。物理級設計主要指IC版圖設計，一般由半導體廠家完成，對電子工程師沒有太大的意義，因此本文重點介紹電路級設計和系統(tǒng)級設計。

　　1．電路級設計電路級設計工作流程如圖2所示。電子工程師接受系統(tǒng)設計任務后，首先確定設計方案，并選擇能實現該方案的合適元器件，然后根據具體的元器件設計電路原理圖。接著進行第一次仿真，其中包括數字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。在進行系統(tǒng)仿真時，必須要有元件模型庫的支持，計算機上模擬的輸入輸出波形代替了實際電路調試中的信號源和示波器。這一次仿真主要是檢驗設計方案在功能方面的正確性。

　　仿真通過后，根據原理圖產生的電氣連接網絡表進行PCB板的自動布局布線。在制作PCB板之前還可以進行PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結果參數反標回電路圖，進行第二次仿真，也稱為后仿真。后仿真主要是檢驗PCB板在實際工作環(huán)境中的可行性。
　　由此可見，電路級的EDA技術使電子工程師在實際的電子系統(tǒng)產生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風險消滅在設計階段，縮短了開發(fā)時間，降低了開發(fā)成本。
　　2．系統(tǒng)級設計進入90年代以來，電子信息類產品的開發(fā)明顯呈現兩個特點：一是產品復雜程度提高；二是產品上市時限緊迫。然而，電路級設計本質上是基于門級描述的單層次設計，設計的所有工作（包括設計輸入、仿真和分析、設計修改等）都是在基本邏輯門這一層次上進行的，顯然這種設計方法不能適應新的形勢，一種高層次的電子設計方法，也即系統(tǒng)級設計方法，應運而生。
　　高層次設計是一種“概念驅動式”設計，設計人員無須通過門級原理圖描述電路，而是針對設計目標進行功能描述。由于擺脫了電路細節(jié)的束縛，設計人員可以把精力集中于創(chuàng)造性的方案與概念的構思上，一旦這些概念構思以高層次描述的形式輸入計算機，EDA系統(tǒng)就能以規(guī)則驅動的方式自動完成整個設計。這樣，新的概念就能迅速有效地成為產品，大大縮短了產品的研制周期。不僅如此，高層次設計只是定義系統(tǒng)的行為特性，可以不涉及實現工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉換成針對某種工藝優(yōu)化的網絡表，使工藝轉化變得輕而易舉。系統(tǒng)級設計的工作流程見圖3。首先，工程師按照“自頂向下”的設計方法進行系統(tǒng)劃分。其次，輸入VHDL代碼，這是高層次設計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。第三步是，將以上的設計輸入編譯成標準的VHDL文件。第四步是進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設計的正確性。這一步驟適用大型設計，因為對于大型設計來說，在綜合前對源代碼仿真，就可以大大減少設計重復的次數和時間。一般情況下，這一仿真步驟可略去。第五步是，利用綜合器對VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網絡表文件,這是將高層次描述轉化為硬件電路的關鍵步驟。綜合優(yōu)化是針對ASIC芯片供應商的某一產品系列進行的，所以綜合的過程要在相應的廠家綜合庫支持下才能完成。第六步是，利用產生的網絡表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設計，也可略去這一仿真步驟。第七步是利用適配器將綜合后的網絡表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。第八步是在適配完成后，產生多項設計結果：(1)適配報告，包括芯片內部資源利用情況，設計的布爾方程描述情況等；(2)適配后的仿真模型；(3)器件編程文件。根據適配后的仿真模型，可以進行適配后的時序仿真，因為已經得到器件的實際硬件特性（如時延特性），所以仿真結果能比較精確地預期未來芯片的實際性能。如果仿真結果達不到設計要求，就需要修改VHDL源代碼或選擇不同速度和品質的器件，直至滿足設計要求；最后一步是將適配器產生的器件編程文件通過編程器或下載電纜載入到目標芯片FPGA或CPLD中。如果是大批量產品開發(fā)，則通過更換相應的廠家綜合庫，輕易地轉由ASIC形式實現。

　　綜上所述，EDA技術是電子設計領域的一場革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問世。廣大電子工程人員掌握這一先進技術，這不僅是提高設計效率的需要，更是我國電子工業(yè)在世界市場上生存、競爭與發(fā)展的需要。