本文主要討論在千兆位數(shù)據(jù)傳輸中需考慮的信號完整性設(shè)計問題，同時介紹應(yīng)用PCB設(shè)計工具解決這些問題的方法，如趨膚效應(yīng)和介質(zhì)損耗、過孔和連接器的影響、差分信號及布線考慮、電源分配及EMI控制等。

通訊與計算機技術(shù)的高速發(fā)展使得高速PCB設(shè)計進入了千兆位領(lǐng)域，新的高速器件應(yīng)用使得如此高的速率在背板和單板上的長距離傳輸成為可能，但與此同時，PCB設(shè)計中的信號完整性問題（SI）、電源完整性以及電磁兼容方面的問題也更加突出。

信號完整性是指信號在信號線上傳輸?shù)馁|(zhì)量，主要問題包括反射、振蕩、時序、地彈和串?dāng)_等。信號完整性差不是由某個單一因素導(dǎo)致，而是板級設(shè)計中多種因素共同引起。在千兆位設(shè)備的PCB板設(shè)計中，一個好的信號完整性設(shè)計要求工程師全面考慮器件、傳輸線互聯(lián)方案、電源分配以及EMC方面的問題。

高速PCB設(shè)計EDA工具已經(jīng)從單純的仿真驗證發(fā)展到設(shè)計和驗證相結(jié)合，幫助設(shè)計者在設(shè)計早期設(shè)定規(guī)則以避免錯誤而不是在設(shè)計后期發(fā)現(xiàn)問題。隨著數(shù)據(jù)速率越來越高設(shè)計越來越復(fù)雜，高速PCB系統(tǒng)分析工具變得更加必要，這些工具包括時序分析、信號完整性分析、設(shè)計空間參數(shù)掃描分析、EMC設(shè)計、電源系統(tǒng)穩(wěn)定性分析等。這里我們將著重討論在千兆位設(shè)備PCB設(shè)計中信號完整性分析應(yīng)考慮的一些問題。

高速器件與器件模型

盡管千兆位發(fā)送與接收元器件供應(yīng)商會提供有關(guān)芯片的設(shè)計資料，但是器件供應(yīng)商對于新器件信號完整性的了解也存在一個過程，這樣器件供應(yīng)商給出的設(shè)計指南可能并不成熟，還有就是器件供應(yīng)商給出的設(shè)計約束條件通常都是非常苛刻的，對設(shè)計工程師來說要滿足所有的設(shè)計規(guī)則會非常困難。所以就需要信號完整性工程師運用仿真分析工具對供應(yīng)商的約束規(guī)則和實際設(shè)計進行分析，考察和優(yōu)化元器件選擇、拓撲結(jié)構(gòu)、匹配方案、匹配元器件的值，并最終開發(fā)出確保信號完整性的PCB布局布線規(guī)則。因此，千兆位信號的精確仿真分析變得十分重要，而器件模型在信號完整性分析工作中的作用也越來越得到重視。

元器件模型通常包括IBIS模型和Spice模型。由于板級仿真只關(guān)心輸出管腳經(jīng)過互聯(lián)系統(tǒng)到輸入管腳的信號響應(yīng)，同時IC廠家不希望泄漏器件內(nèi)部詳細的電路信息，且晶體管級Spice模型仿真時間通常難以忍受，所以IBIS模型在高速PCB設(shè)計領(lǐng)域逐漸被越來越多的器件廠家和信號完整性工程師所接受。

對于千兆位設(shè)備PCB系統(tǒng)的仿真，工程師經(jīng)常會對IBIS模型的精確性提出質(zhì)疑。當(dāng)器件工作在晶體管的飽和與截止區(qū)時，IBIS模型缺乏足夠詳細的信息來描述，在瞬態(tài)響應(yīng)的非線性區(qū)域，用IBIS模型仿真的結(jié)果不能像晶體管級模型那樣產(chǎn)生精確的響應(yīng)信息。然而，對于ECL類型器件，可以得到和晶體管級模型仿真結(jié)果很吻合的IBIS模型，原因很簡單，ECL驅(qū)動器工作在晶體管的線性區(qū)域，輸出波形更接近于理想的波形，按IBIS標(biāo)準(zhǔn)可以得到較為精確的IBIS模型。

隨著數(shù)據(jù)傳輸速率提高，在ECL技術(shù)基礎(chǔ)上發(fā)展起來的差分器件得到很大發(fā)展。LVDS標(biāo)準(zhǔn)和CML等使得千兆位信號傳輸成為可能。從上面的討論可知，由于電路結(jié)構(gòu)和相應(yīng)的差分技術(shù)應(yīng)用，IBIS標(biāo)準(zhǔn)仍然適用于千兆位系統(tǒng)的設(shè)計。已發(fā)表的一些IBIS模型在2.5Gbps LVDS和CML設(shè)計中的應(yīng)用文章也證明了這一點。

由于IBIS模型不適用于描述有源電路，對于許多有預(yù)加重電路進行損耗補償?shù)腉bps器件，IBIS模型并不合適。因此，在千兆位系統(tǒng)設(shè)計中，IBIS模型只有在下列情況下才可以有效工作：

1．差分器件工作在放大區(qū)（線性V-I曲線）

2．器件沒有有源預(yù)加重電路

3．器件有預(yù)加重電路但是沒有啟動（短的互聯(lián)系統(tǒng)下啟動預(yù)加重功能可能導(dǎo)致更差的結(jié)果）

4．器件有無源預(yù)加重電路，但是電路可以從器件的裸片上分離。

數(shù)據(jù)速率在10Gbps或以上時，輸出的波形更像正弦波，這時Spice模型就更適用。

損耗影響

當(dāng)信號頻率升高，傳輸線上的衰減就不可忽略。此時需要考慮由導(dǎo)體串連等效電阻和介質(zhì)并聯(lián)等效電導(dǎo)引起的損耗，需使用有損傳輸線模型進行分析。

有損傳輸線等效模型如圖1，從圖中可以看出，表征損耗的是等效串連電阻R和等效并聯(lián)電導(dǎo)G。等效串連電阻R是直流電阻和趨膚效應(yīng)引起的電阻，直流電阻為導(dǎo)體本身的電阻，由導(dǎo)體的物理結(jié)構(gòu)和導(dǎo)體的電阻率決定。當(dāng)頻率升高，趨膚效應(yīng)開始作用，趨膚效應(yīng)是當(dāng)高頻信號通過導(dǎo)體時，導(dǎo)體中的信號電流集中于導(dǎo)體表面的現(xiàn)象。在導(dǎo)體內(nèi)部，沿導(dǎo)體截面信號電流密度呈指數(shù)衰減，電流密度減小為原來1/e時的深度叫趨膚深度。頻率越高，趨膚深度越小，導(dǎo)致導(dǎo)體的電阻增加。趨膚深度與頻率的平方根成反比。

等效并聯(lián)電導(dǎo)G也稱為介質(zhì)損耗（Dielectric Loss）。在低頻時，等效并聯(lián)電導(dǎo)與介質(zhì)的體電導(dǎo)率和等效電容有關(guān)，而當(dāng)頻率升高時，介質(zhì)損耗角開始起主導(dǎo)作用。此時介質(zhì)電導(dǎo)率由介質(zhì)損耗角和信號頻率決定。

一般來說，當(dāng)頻率小于1GHz時，趨膚效應(yīng)損耗起主要作用，頻率在1GHz以上時，介質(zhì)損耗占據(jù)主導(dǎo)。

在仿真軟件中可以設(shè)置介電常數(shù)、介質(zhì)損耗角、導(dǎo)體電導(dǎo)率以及截止頻率，軟件在仿真時會根據(jù)傳輸線的結(jié)構(gòu)考慮趨膚效應(yīng)與介質(zhì)損耗的影響。如果仿真衰減，一定要根據(jù)信號的帶寬設(shè)置相應(yīng)的截止頻率，帶寬由信號邊沿速率決定，許多622MHz信號與2.5GHz信號邊沿速率差別不大，另外在有損傳輸線的模型中也可以看到等效電阻和電導(dǎo)隨頻率變化而不同。

從圖2中可看出，損耗使信號的上升沿變緩，即減小了信號的帶寬，并且損耗減小了信號的幅度。從另一方面講，這對于抑制信號過沖是有好處的。

傳輸線的串?dāng)_也會影響損耗，串?dāng)_決定于傳輸線物理結(jié)構(gòu)、耦合長度、信號強度和邊沿速率。在一定長度后串?dāng)_會飽和，損耗卻不一定增加。

過孔和連接器的影響

過孔將信號輸送到板子的另一側(cè)，板間的垂直金屬部分是不可控阻抗，而且從水平方向變?yōu)榇怪狈较虻墓拯c是一個斷點，會產(chǎn)生反射，應(yīng)盡量減少它的出現(xiàn)（圖3）。

在千兆位系統(tǒng)設(shè)計仿真中，要考慮過孔的影響，需要有過孔模型。過孔的模型結(jié)構(gòu)為串連電阻R、電感L和并聯(lián)電容C形式。根據(jù)具體應(yīng)用和精度要求，可以采用多個RLC結(jié)構(gòu)并聯(lián)的形式，并考慮與其它導(dǎo)體間的耦合，此時過孔模型就是一個矩陣。

過孔模型的獲取有兩種方法，一種是通過測試例如通過TDR來獲得，另一種可以通過3D的場提取器（Field Solver）根據(jù)過孔的物理結(jié)構(gòu)來提取。

過孔模型參數(shù)與PCB的材料、疊層、厚度、焊盤/反焊盤尺寸、以及與其連接的連線的連接方式有關(guān)。在仿真軟件中，根據(jù)精度要求可以設(shè)置不同的參數(shù)，軟件會依據(jù)相應(yīng)的算法提取過孔的模型并在仿真時考慮其影響。

在千兆位系統(tǒng)PCB的設(shè)計中尤其要考慮連接器的影響，現(xiàn)在高速連接器技術(shù)的發(fā)展已經(jīng)可以很好地保證信號傳輸時阻抗與地平面的連續(xù)性，設(shè)計中對連接器的仿真分析主要采用多線模型。

連接器多線模型是在三維空間下，考慮管腳間的電感和電容耦合提取出來的模型。連接器多線模型一般使用三維場提取器提取出RLGC矩陣，一般是Spice模型子電路形式。由于模型結(jié)構(gòu)復(fù)雜，提取和仿真分析時都需要較長的時間。在SpecctraQuest軟件中，可以把連接器的Spice模型編輯成Espice模型，賦給器件或直接調(diào)用，也可以編輯成DML格式的封裝模型賦給器件使用。

差分信號及布線考慮

差分信號具有抗干擾強、傳輸速率高的優(yōu)點，在千兆位信號傳輸中，可以更好降低串?dāng)_、EMI等的影響，其耦合形式有邊沿耦合與上下耦合、松耦合和緊耦合等形式。

邊沿耦合與上下耦合相比具有更好降低串?dāng)_、布線方便、加工簡單等優(yōu)點，上下耦合更經(jīng)常應(yīng)用于布線密度大的PCB 板。緊耦合相對于松耦合具有更好的抗干擾能力，并能減小串?dāng)_，松耦合則可更好控制差分走線阻抗的連續(xù)性。

具體的差分走線規(guī)則要根據(jù)不同的情況考慮阻抗連續(xù)性、損耗、串?dāng)_、走線長度差異等的影響。差分線最好用眼圖來分析仿真結(jié)果。仿真軟件可以設(shè)定隨機序列碼產(chǎn)生眼圖，并且可以輸入抖動與偏移參數(shù)分析其對眼圖的影響。

電源分配與EMC

數(shù)據(jù)傳輸速率的提高伴隨著更快的邊沿速率，需要在更寬的頻帶內(nèi)保證電源穩(wěn)定性。一個高速系統(tǒng)可能會通過瞬態(tài)10A的電流，并且要求電源最大紋波50mV，也就是說要保證一定頻率范圍內(nèi)電源分配網(wǎng)路的阻抗在5mΩ以內(nèi)，例如信號的上升時間小于0.5ns，要考慮的頻寬范圍達1.0GHz。

在千兆位系統(tǒng)設(shè)計中，要避免同步噪聲（SSN）的干擾，保證電源分配系統(tǒng)在帶寬范圍內(nèi)具有較低阻抗。一般在低頻段，采用去耦電容降低阻抗，高頻段主要考慮電源、地平面分布。圖4顯示了電源、地平面層考慮去耦電容和沒有考慮去耦電容影響時，阻抗變化的頻率響應(yīng)圖。

SpecctraQuest軟件可以分析由于封裝結(jié)構(gòu)造成的同步噪聲的影響，其中的Power Integrity（PI）軟件采用頻域分析電源分配系統(tǒng)，可以有效地分析去耦電容數(shù)量與位置以及電源、地平面的影響效果，幫助工程師進行去耦電容選擇以及放置位置、布線和平面分布分析。

EMC即電磁兼容性，產(chǎn)生的問題包含過量電磁輻射及對電磁輻射敏感性兩方面。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行EMC仿真的軟件工具，但EMC的問題可以由許多電磁方面的原因引起，仿真參數(shù)和邊界條件設(shè)置很困難，這將直接影響仿真結(jié)果的準(zhǔn)確性和實用性。最通常的做法是將控制EMC的各項設(shè)計規(guī)則應(yīng)用在設(shè)計的每一環(huán)節(jié)，實現(xiàn)在設(shè)計各環(huán)節(jié)上的規(guī)則驅(qū)動和控制，設(shè)計完成測試驗證后又可以形成新的規(guī)則應(yīng)用到新的設(shè)計中。
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