電源排序是設(shè)計現(xiàn)場可編程門陣列 （FPGA） 電源設(shè)計時需要考慮的一個重要方面。通常 FPGA 供應商會指定電源排序要求，因為可以有 3 到 10 多個電源軌為 FPGA 供電。

通過遵循推薦的電源順序，可以避免在啟動期間消耗過多的電流，從而防止損壞您的設(shè)備。可以通過多種方式對系統(tǒng)中的電源進行排序。本文詳細闡述了可以根據(jù)系統(tǒng)所需的復雜程度實施的不同排序解決方案。

測序解決方案

排序解決方案包括：

1. 將 PGOOD 引腳級聯(lián)到使能引腳

2. 使用復位 IC 進行排序

3. 模擬上/下排序器

4. 具有 PMBus 接口的數(shù)字系統(tǒng)運行狀況監(jiān)視器

1. 將 PGOOD 管腳級聯(lián)成使能管腳

實現(xiàn)排序的一種基本且經(jīng)濟高效的方法是將一個電源的電源正常 （PG） 引腳級聯(lián)到下一個順序電源的使能 （EN） 引腳（圖 1）。當達到 PG 閾值時，第二個電源開始打開，通常是在電源達到其最終值的 90% 時。這種方法提供了一種低成本的方法，但您無法控制掉電順序或調(diào)整時序。在 EN 引腳上添加一個電容器可以讓您靈活地在各個階段之間引入時序延遲。然而，這種方法在溫度變化和重復電源循環(huán)期間不可靠，并且仍然不能支持掉電排序。

圖 1：將 PGOOD 引腳級聯(lián)到使能引腳。

2. 使用復位 IC 進行排序

上電排序要考慮的另一個簡單選項是具有時間延遲的復位 IC。使用此選項，復位 IC 以嚴格的閾值限制監(jiān)控電源軌。一旦電源軌處于其最終值的 3% 以內(nèi)，復位 IC 就會進入解決方案定義的等待期，然后再為下一個軌上電。等待周期可以使用 EEPROM 編程到復位 IC 中，也可以由外部電容器設(shè)置。您可以使用多通道復位 IC 為 FPGA 解決方案的不同電源軌供電（圖 2）。使用復位 IC 進行上電排序的優(yōu)勢在于解決方案受到監(jiān)控，這有助于在釋放下一個電源軌之前確認前一個電源軌處于調(diào)節(jié)范圍內(nèi)，而無需電源轉(zhuǎn)換器上的 PGOOD 引腳。

圖 2：多輸出復位 IC 框圖。

3. 模擬上/下音序器

實施上電排序比實施斷電排序更容易。為了實現(xiàn)上電和斷電排序，有簡單的模擬排序器（圖 3）可以反轉(zhuǎn)甚至混合相對于上電序列的斷電序列。上電后，所有標志都保持低電平，直到 EN 被拉高。EN 置位后，每個標志在內(nèi)部定時器結(jié)束后依次變?yōu)槁O開路（需要上拉電阻）。斷電順序與上電相同，但順序相反。

圖 3：模擬升/降序列器的實現(xiàn)。

級聯(lián)多個音序器

定序器可以級聯(lián)在一起，以支持與您的系統(tǒng)一樣多的電源軌，并在啟用信號之間提供固定和可調(diào)節(jié)的延遲時間。在圖 4 中，兩個定序器級聯(lián)在一起以實現(xiàn)六個定序軌。上電后，與門確保第二個定序器在接收到 EN 信號且軌 C 已觸發(fā)之前不會觸發(fā)。斷電時，與門確保第二個定序器看到 EN 下降沿，而與輸出 C 無關(guān)。或門確保第一個定序器在 EN 上升沿觸發(fā)時打開。斷電后，它確保第一個定序器在 D 下降之前看不到 EN 下降沿。這保證了上電和斷電順序，但不提供受監(jiān)控的順序。

圖 4：級聯(lián)多個模擬序列器。

監(jiān)控上/下排序

只需在 FlagX 輸出和前一個電源的 PG 引腳之間添加幾個與門，即可實現(xiàn)受監(jiān)控的排序（圖 5）。在所示示例中，僅當 PS1 大于其最終值的 90% 時才啟用 PS2。這種方法提供了一種低成本、受監(jiān)控的測序解決方案。

圖 5：將受監(jiān)控的排序添加到簡單的基于時間的排序器中。

4.帶PMBus接口的數(shù)字系統(tǒng)健康監(jiān)測器

如果您的系統(tǒng)需要最大的靈活性，請使用兼容 PMBus 的數(shù)字系統(tǒng)運行狀況監(jiān)視器。通過允許用戶配置斜坡上升/下降時間、開/關(guān)延遲、序列依賴性，甚至電壓和電流監(jiān)控，這些為任何序列需求提供最大控制。

數(shù)字系統(tǒng)運行狀況監(jiān)視器帶有一個圖形用戶界面 （GUI），可用于對上電和斷電排序以及其他系統(tǒng)參數(shù)進行編程（圖 6）。一些數(shù)字系統(tǒng)運行狀況監(jiān)視器還具有非易失性錯誤和峰值記錄，有助于在發(fā)生斷電事件時進行系統(tǒng)故障分析。

圖 6：使用 UCD90120A GUI 實現(xiàn)上電排序的數(shù)字化實施。

FPGA 排序要求示例

Xilinx 或 Altera 等 FPGA 供應商在其數(shù)據(jù)表中提供了推薦或要求的上電序列，這些數(shù)據(jù)表可輕松在線訪問。不同供應商的排序要求各不相同，并且因供應商的 FPGA 系列而異。他們的數(shù)據(jù)表中還列出了加速和關(guān)閉的時序要求。推薦的斷電順序通常與上電順序相反。圖 7 顯示了上電排序的示例。

圖 7： FPGA 電源邏輯序列示例。

作者：Sami Sirhan ，Sureena Gupta

審核編輯：郭婷