PCB設計中最基礎、最重要但卻最容易被忽略的是電源傳輸系統(Power Delivery System，以下簡稱PDS)。從今天開始，與大家分享一系列與電源設計相關的話題。

電子設計行業中，最最常見的問題都與電源網絡的設計不合理有關。90%以上的EMI問題，都是由PDS引起。

本文會討論PDS的歷史、問題是如何引起的以及如何緩解。

電壓源與紋波

首先我們來看下理想的電源是什么樣的。理想的電源是電壓源，電壓源的輸出阻抗為0，也就是說無論負載如何變化，輸出的電壓始終是恒定不變的。再進一步說，無論電流的頻率如何變化，輸出的電壓仍應該為恒定值：

很不幸，真實的電源并非如此。由于輸出阻抗的存在，會導致輸出的實際電壓發生變化。下圖為實際電源的等效示意圖：實際的電源可以等效為理想電壓源加一個串聯的輸出阻抗：

輸出阻抗會隨著頻率的變化而變化，在某些頻率阻抗較大而在某些頻率阻抗可能較低。當負載電流變化時，輸出阻抗的存在會導致電壓降，使負載兩端的電壓不再為恒定值，這一Vdd電壓的變化稱為“紋波”。紋波如果較大，則Vdd電壓會降低而導致電路無法正常工作。另外，紋波大是大部分系統EMI問題的最主要根源。紋波會通過Vdd電源平面直接耦合到信號上。這也是為什么存在以下的經驗法則：對于“關鍵信號”，只能用地平面作為參考，而非電源平面。另外，由于線性電源的紋波要明顯小于開關電源，高速串行接口的SERDES(SERializer串行器/DESerializer解串器的簡稱)一般只使用線性電源。

大家對紋波產生的原因經常會有混淆。其實紋波并非是某種“神秘”源頭產生的噪聲，且必須通過“去耦”或者“旁路”的方式去除。紋波是由于電源輸出阻抗的存在以及負載電流的變化造成的。如果某一個電源軌道的紋波很嚴重，也就意味著PDS的阻抗在某一頻率太高了。解決的辦法就是減小這些頻率下的阻抗。最常見的做法就是添加“去耦電容”。這里強調一下，所謂“去耦”電容并沒有去除任何耦合的東西，它們只是通過充放電為開關的動作提供支持。一個更確切的名字是“庫倫桶”（Coulomb Bucket）。庫倫是電量的單位，“去耦”電容存貯了一定庫倫的電荷，當負載電流變化（開關動作）時進行支援。明白了這個原理之后，接下去要做的就是計算出在某個頻率需要的電荷數，從而推斷出“去耦”電容的容值。

電容（或者說庫倫桶）

每個工程師都被要求在邏輯器件或模擬器件周圍擺放電容。大部分情況下，擺幾個？多大容值？如何擺？完成是參照器件的數據手冊，工程師并不知道其中的原理。但事實是，這些數據手冊中定義的電容數量及擺放位置未必經過嚴格的驗證…..

對于任何一個電容來說，都會存在兩個寄生參數，寄生參數限制了電容為開關動作提供電荷的能力。下圖描述了一個理想電容，一個實際的電容以及實際電容阻抗隨頻率變化的曲線：

注意看一下，實際的電容可以等效為電容與一個電感（Lp）及一個電阻（Rp）的串聯。無論電容的容值多小，都會存在這兩個寄生參數，無法避免。

圖中還列出了兩個等式，分別用于計算不同頻率下L和C的阻抗。可以看到，在直流情況下（f=0），電容的阻抗Xc為無窮大，即電容不會對PDS造成任何影響；同時，電感的阻抗XL為0，也不會對PDS造成影響。當頻率f變大時，Xc變小同時XL變大。當達到諧振頻率Fr時，容抗Xc與感抗XL相互抵消，這時PDS負載中唯一可見阻抗就是寄生電阻Rp。也只有在這個頻率下，庫倫桶（去耦電容）在PDS中是最有效的。

如果低于Fr，電容呈現高阻抗，無法為負載提供電荷。如果高于Fr，電容開始表現得更像一個電感，該“電感”會與PCB的平面電容組成一個并聯調諧電路。并聯調諧電路在諧振頻率時會呈現高阻抗，這會導致較大的紋波。

**PDS****的阻抗Vs **頻率

當設計PDS電源傳輸系統時，最重要的任務就是在盡可能寬的頻率范圍內使其保持低阻抗。下圖展示了在Vdd和Vss之間擺放0.1uF及0.01uF的情況。藍色曲線是只擺放0.1uF電容時的阻抗曲線，可以看到在10MHz附近，阻抗最低；黃色曲線是只擺放0.01uF電容時的阻抗曲線，可以看到在13MHz附近，阻抗最低。紅色曲線則是同時擺放0.01uF及0.1uF電容時的阻抗曲線。

大部分芯片的數據手冊會建議在每個芯片電源引腳之間擺放若干以上容值的電容。從圖中可以看到，當同時并聯0.01uF及0.1uF電容時，在6MHz到15MHz的區間，阻抗可以控制在0.1歐姆以下。但在這個區間之外，阻抗就會迅速變大。想象一下，當頻率為100MHz時，1安培的電流變化就會產生0.5V的紋波。如果頻率更高，產生的紋波則會更大。

再給大家舉個例子，下圖展示了如果需要將PDS的阻抗控制在0.01Ohm，需要怎么使用去耦電容：

圖中左側的曲線是DC-DC的輸出阻抗；紫紅色曲線是兩個330uF鉭電容的阻抗曲線；紅色的是2個1uF的陶瓷電容；綠色是4個0.1uF的電容；藍色是8個0.01uF電容；棕色的是PCB的平面電容阻抗。Z-Total是合成之后的阻抗曲線。

以下列出了所有參與PDS計算的對象：

注意，該計算中并沒有考慮外接電容以及PCB平面電容的寄生電感。更復雜的計算方式以后另外討論。

負載與負載電流

在設計PDS前首先要考慮負載電流及其變化的原因。通常來說，邏輯電路負載變化主要來源于IC內部的邏輯動作以及給傳輸線充電。其中，單端邏輯電路造成的瞬態電流較大。如果是信號總線中的每個信號正好同時從0變到1，其造成的瞬態電流最大。很多EMI問題以及系統不穩定的問題就是這么造成的。

下圖是一個典型的帶端接的單端邏輯電路：

下圖是信號從0到1時電流及電壓的變化：

使用以上圖形可以了解兩件事：第一，電源需要先給傳輸線充電；其次，通過傅里葉變化，可以從時域到頻域，查看哪些頻率造成了這一現象。

下圖示例中的傳輸線長度為30cm，時鐘信號為30MHz：

可以看到，其中的頻率從80MHz一直到900MHz，但沒有一個是時鐘的諧波。其中最高的頻率是由信號的上升時間(1ns)造成；最低的頻率是由傳輸線的長度造成。

平面電容

大家都知道，隨著容值的增加，電容的體積也會不斷增大。由于尺寸和體積的限制，不可能無限制地在PCB上增加電容。所以很多情況下，都會使用平面電容，即增加一個電源平面Vdd以及一個地平面Vss，Vdd和Vss之間用很薄的電解質隔開。電容的容值與電容極板的正對面積成正比，與極板的距離成反比，因此使用一對電源平面組成的電容容值很大。

下圖是電源平面容值（每平方英寸）與平面距離的對比曲線，介電常數為4（最常用的層壓板介電常數）：

其中紅色曲線為兩個完整的平面；黑色曲線為1/3平面區域被占用的情況（比如BGA器件的過孔）。

因此，在設計PCB的層疊結構之前，首先要確定需要多大程度地抑制紋波，并以此計算出需要的電容值。然后才能決定是否需要增加平面對（使用平面電容）。

現代的PCB設計大量使用高速器件（上升時間非?？欤?，所以平面電容的使用非常常見。下圖是個典型的10層板層疊結構，其中3/4層，7/8層分別構成了兩個電源平面，為了增大平面電容，兩個平面之間的距離只有3mil。

可見，增加電源平面對是抑制EMI、減小紋波最有效的方法。那在某些情況下，比如基于成本（增加兩個層PCB本身成本高很多）和厚度（比如為了做到超薄，手機的PCB必須達到指定厚度）的考量，無法多增加兩個額外的電源平面呢？

我們來看一個實際的例子，基于厚度的考慮，下圖的PCBMCIA PCB只能使用6層。其中1，3，4，6是信號層，只有2，5是電源層，且1，3，4，5沒有鋪銅。

其等效層疊結構如下圖所示。Vdd和GND組成了一個間距是12mil的平面電容，其等效電容值約為500pF。

再看一下下面的示例，把1，3，4，6做了鋪銅處理：1，3層鋪了GND（灰色），4，6層鋪了Vdd（黑色）：

其等效層疊結構如下圖所示，相當于組成了5個電源平面對，每個電源平面對之間的間距只有4mil。其等效電容值為4100pF，遠高于不鋪銅情況的500pF。

可見，給信號層鋪銅也可以作為平面使用，雖然效果不是整個完整的平面層（請參考前文的圖表）。