一、加法器

　　加法器是產生數的和的裝置。加數和被加數為輸入，和數與進位為輸出的裝置為半加器。若加數、被加數與低位的進位數為輸入，而和數與進位為輸出則為全加器。常用作計算機算術邏輯部件，執行邏輯操作、移位與指令調用。

　　在電子學中，加法器是一種數位電路，其可進行數字的加法計算。在現代的電腦中，加法器存在于算術邏輯單元（ALU）之中。 加法器可以用來表示各種數值，如：BCD、加三碼，主要的加法器是以二進制作運算。由于負數可用二的補數來表示，所以加減器也就不那么必要。

　　加法器的類型

　　以單位元的加法器來說，有兩種基本的類型：半加器和全加器，半加器有兩個輸入和兩個輸出，輸入可以標識為 A、B 或 X、Y，輸出通常標識為合 S 和進制 C。A 和 B 經 XOR 運算后即為 S，經 AND 運算后即為 C。

　　全加器引入了進制值的輸入，以計算較大的數。為區分全加器的兩個進制線，在輸入端的記作 Ci 或 Cin，在輸出端的則記作 Co 或 Cout。半加器簡寫為 H.A.，全加器簡寫為 F.A.。

　　半加器：半加器的電路圖半加器有兩個二進制的輸入，其將輸入的值相加，并輸出結果到和（Sum）和進制（Carry）。半加器雖能產生進制值，但半加器本身并不能處理進制值。

　　全加器：全加器三個二進制的輸入，其中一個是進制值的輸入，所以全加器可以處理進制值。全加器可以用兩個半加器組合而成。

　　注意，進制輸出端的最末個OR閘，也可用XOR閘來代替，且無需更改其余的部分。因為 OR 閘和 XOR 閘只有當輸入皆為 1 時才有差別，而這個可能性已不存在。

　　二、加法器電路原理圖圖解

　　在計數體制中，通常用的是十進制，它有0，1，2，3，…，9十個數碼，用它們來組成一個數。但在數字電路中，為了把電路的兩個狀態（1態和0態）和數碼對應起來，采用二進制較為方便，二進制只有0和1兩個數碼。

　　十進制是以10為底數的計數體制，例如

　　二進制是以2為底數的計數體制，例如

　　二進制數11011相當于十進制數27。

　　二進制加法器是數字電路的基本部件之一。二進制加法運算同邏輯加法運算的含義是不同的。前者是數的運算，而后者表示邏輯關系。二進制加法是“逢二進一”，即1+1=10，而邏輯加則為1+1=1。

　　1、半加器

　　所謂“半加”，就是只求本位的和，暫不管低位送來的進位數。半加器的邏輯狀態表見表1。

　　其中，A和B是相加的兩個數，S是半加和數，C是進位數。

　　由邏輯狀態表可寫出邏輯式：

　　并由此畫出圖1（a）的邏輯圖。圖1（b）是半加器的邏輯符號。

　　2、全加器

　　當多位數相加時，半加器可用于最低位求和，并給出進位數。第二位的相加有兩個待加數，還有一個來自低位送來的進位數。這三個數相加，得出本位和數（全加和數）和進位數，這就是“全加”，表2是全加器的邏輯狀態表。

　　全加器可用兩個半加器和一個或門組成，如圖2（a）所示。在第一個半加器中相加，得出的結果再和在第二個半加器中相加，即得出全加和。兩個半加器的進位數通過或門輸出作為本位的進位數。圖2（b）是全加器的邏輯符號。

　　例1、用4個全加器組成一個邏輯電路以實現兩個4位的二進制數A—1101（十進制為13）和B—1011（十進制為11）的加法運算。

　　解：

　　邏輯電路如圖3所示，和數是S—11000（十進制數為24）。根據全加器的邏輯狀態表自行分析。

　　這種全加器的任意一位的加法運算，都必須等到低位加法完成送來進位時才能進行。這種進位方式稱為串行進位，它的缺點是運算速度慢，但其電路比較簡單，因此在對運算速度要求不高的設備中，仍不失為一種可取的全加器。T692集成加法器就是這種串行加法器。

　　三、加法器內部電路圖

　　四、加法器內部原理圖