在鼓勵員工休假風(fēng)波后，臺積電承諾將持續(xù)投資臺灣。繼竹科2納米廠之后，據(jù)了解，臺積電將啟動先導(dǎo)計劃，預(yù)計最新2納米以下（1納米）制程擬落腳新竹科學(xué)園區(qū)轄下的桃園龍?zhí)秷@區(qū)，這也代表國科會明年將展開龍?zhí)秷@區(qū)三期園區(qū)報編程序，擴大北部半導(dǎo)體聚落。

全球景氣趨緩、經(jīng)濟下行風(fēng)險讓科技大廠一舉一動被放大檢視，臺積電日前因鼓勵員工正常休假而受到關(guān)注，深夜發(fā)聲明強調(diào)營運正常，且2023年仍會是成長的一年，同時允諾將持續(xù)投資臺灣。去年竹科寶山二期擴建案通過環(huán)評之后，臺積電2納米廠今年第三季已展開整地工作，下一世代設(shè)廠位址成為矚目焦點。

據(jù)科技人士透露，臺積電下一個先進制程據(jù)點，確定將落腳在竹科園區(qū)的桃園龍?zhí)痘兀捎谂_積電在龍科已有2個先進封測廠，再加上竹科的地緣、人才支援，「這是最好的位置」。其實，臺積電早在2019年時就傳出曾評估過將晶圓制造廠設(shè)在龍?zhí)秷@區(qū)新用地，但后續(xù)因不明原因而暫時擱置，之后更有二納米以下先進制程重回中科設(shè)廠等業(yè)界傳言。

竹科轄下的龍?zhí)秷@區(qū)基地現(xiàn)有從業(yè)員工數(shù)約7,000人，整體年營業(yè)額超過500億元，進駐事業(yè)主要為積體電路、光電與生技產(chǎn)業(yè)等，已有包括臺積電、合晶科技、美商蘋果臺灣分公司等產(chǎn)業(yè)進駐，今年3月超能高新材料公司新廠才剛動土，讓整個科技產(chǎn)業(yè)聚落完整。園區(qū)近期因臺商回臺投資土地需求大增，若臺積電要再回到桃園龍?zhí)秷@區(qū)，勢必要再啟動龍?zhí)秷@區(qū)三期開發(fā)計畫。

對此，竹科管理局長王永壯表示，關(guān)于個別廠商布局情況，在廠商宣布之前不便透露，但單純以龍?zhí)秷@區(qū)來說，第一期事業(yè)專用區(qū)用地已差不多滿了，第二期主要規(guī)劃為公園、綠地開放空間，未來若有新廠想要進駐、設(shè)廠，確實要展開第三期基地評估規(guī)劃工作。

臺積電未來若要將2納米以下先進制程晶圓廠進駐龍?zhí)?，水電需求是否滿足？經(jīng)濟部官員表示，不便針對單一企業(yè)評論，但廠商若有設(shè)廠等投資需求，都會與經(jīng)濟部聯(lián)系，盤點水電等需求。若5年后，龍?zhí)秷@區(qū)第三期基地開發(fā)完畢、后續(xù)有更多新廠商進駐時，水電是否仍然無虞？官員強調(diào)，屆時新竹海淡水廠機制已建置完備、桃園用水不再「南供」，加上大潭電廠三個燃氣新機組上線，供水、供電屆時都應(yīng)沒有問題。

臺積電1nm，如何實現(xiàn)？

半導(dǎo)體研發(fā)再突破！中國臺灣大學(xué)、臺積電與麻省理工學(xué)院（MIT）共同發(fā)表研究，首度提出利用「半金屬鉍」（Bi）作為二維材料的接觸電極，可大幅降低電阻并提高電流，使其效能幾與硅一致，有助實現(xiàn)未來半導(dǎo)體1納米的挑戰(zhàn)。這項研究已于《Nature》 期刊公開發(fā)表。

臺大今（14日）指出，目前硅基半導(dǎo)體主流制程，已進展至五納米及三納米節(jié)點，芯片單位面積能容納的電晶體數(shù)目，也將逼近半導(dǎo)體主流材料「硅」的物理極限，芯片效能無法再逐年顯著提升。一直以來科學(xué)界對二維材料寄予厚望，卻苦于無法解決二維材料高電阻、及低電流等問題，以至于取代硅成為新興半導(dǎo)體材料一事，始終是「只聞樓梯響」。

此次由臺大、臺積電與麻省理工學(xué)院（MIT）共同發(fā)表的研究，首先由美國麻省理工團隊發(fā)現(xiàn)在二維材料上搭配半金屬鉍（Bi）的電極，能大幅降低電阻并提高傳輸電流。隨后臺積電技術(shù)研究部門（Corporate Research）將鉍（Bi）沉積制程進行優(yōu)化，臺大團隊并運用氦離子束微影系統(tǒng)（Helium-ion beam lithography）將元件通道成功縮小至納米尺寸，終于獲得這項突破性的研究成果。

臺大電機系暨光電所吳志毅教授進一步說明，使用鉍為接觸電極的關(guān)鍵結(jié)構(gòu)后，二維材料電晶體的效能不但與硅基半導(dǎo)體相當(dāng)，又有潛力與目前主流的硅基制程技術(shù)相容，有助于未來突破摩爾定律的極限。雖然目前還處于研究階段，但該成果能替下世代芯片提供省電、高速等絕佳條件，未來可望投入人工智能、電動車、疾病預(yù)測等新興科技的應(yīng)用。

這項合作自2019年展開，合作時間長達一年半，包括臺大、臺積電、麻省理工學(xué)院等皆投入研究人力。

臺大與臺積電之間的合作緣份，早自2013年開始，由科技部支持組成產(chǎn)學(xué)大聯(lián)盟，投入半導(dǎo)體前瞻技術(shù)研發(fā)，其中第一期計劃（2013年至2017年）累計81項專利申請（70件已獲證）；2018年起執(zhí)行第二期「超3納米前瞻半導(dǎo)體技術(shù)研究」計劃，研發(fā)成果專利申請有39件。

臺積電技術(shù)研究組織副處長暨臺積電－中國臺灣大學(xué)聯(lián)合研發(fā)中心副主任林春榮表示，科學(xué)研究能夠驅(qū)動產(chǎn)業(yè)發(fā)展，臺積公司多年來致力研發(fā)、推動創(chuàng)新，并持續(xù)與全球知名大學(xué)合作。此次的研究成果再次體現(xiàn)了產(chǎn)學(xué)合作的重要性。

1nm后的晶體管，imec將CFET納入路線圖

在 VLSI 2021 上，imec 推出了 forksheet 器件架構(gòu)，以將納米片晶體管系列的可擴展性擴展到 1nm 甚至更領(lǐng)先的邏輯節(jié)點。在forksheet器件中，由于減小了 n 型和 p 型晶體管之間的間距，因此可以使有效溝道寬度大于傳統(tǒng)的環(huán)柵納米片器件。這有利于晶體管的驅(qū)動電流（或直流性能）。此外，更小的n-to-p間距可以進一步降低標(biāo)準(zhǔn)單元高度，逐步將標(biāo)準(zhǔn)單元推向4T軌道高度設(shè)計，這意味著4條單元內(nèi)金屬線適合標(biāo)準(zhǔn)單元高度范圍。

但是對于 4T cell設(shè)計和 16nm 的金屬間距，即使叉板變得太窄，也難以提供所需的性能。P. Schuddinck 等人在 2022 年 VLSI 論文中強調(diào)了這一挑戰(zhàn)。這就是互補 FET 或 CFET 可以提供緩解的地方。因為在 CFET 架構(gòu)中，n 和 pMOS 器件相互堆疊，從而進一步最大化有效溝道寬度。

Julien Ryckaert：“在 CFET 架構(gòu)中，n 型和 pMOS 器件相互堆疊。堆疊從單元高度考慮中消除了 np 間距，允許進一步最大化有效溝道寬度，從而進一步最大化驅(qū)動電流。我們還可以使用由此產(chǎn)生的面積增益將軌道高度推至 4T 及以下。”

圖1.從 FinFET 到 nanosheet 到 forksheet，最后到 CFET。

兩種不同的實現(xiàn)方案：monolithic和 sequential

研究人員正在探索兩種可能的集成方案，以實現(xiàn)具有挑戰(zhàn)性的 nMOS-pMOS 垂直堆疊：單片（monolithic）與順序（sequential）。

單片 CFET 流程從底部通道的外延生長開始，然后是中間犧牲層（sacrificial layer）的沉積，然后是頂部溝道的外延生長。Naoto Horiguchi表示：“雖然這似乎是構(gòu)建 CFET 最直接的方法，但處理流程相當(dāng)復(fù)雜。例如，堆疊方法產(chǎn)生了非常高的縱橫比垂直結(jié)構(gòu)，這為進一步圖案化鰭、柵極、間隔物和源極/漏極觸點帶來了關(guān)鍵挑戰(zhàn)?！?/p>

或者，可以使用由幾個塊組成的順序制造流程來制造 CFET。

首先，底層設(shè)備被處理到contacts。接下來，使用晶圓對晶圓鍵合技術(shù)，通過晶圓轉(zhuǎn)移在該層的頂部創(chuàng)建一個覆蓋半導(dǎo)體層。然后，集成頂層器件，連接頂柵和底柵。Julien Ryckaert說：“從集成的角度來看，這個流程比單片流程更簡單，因為底層和頂層設(shè)備都可以以傳統(tǒng)的‘二維’方式單獨處理。此外，它還提供了為 n 型和 p 型器件集成不同溝道材料的獨特可能性。”

PPAC 基準(zhǔn)測試：（優(yōu)化的）順序 CFET 是單片 CFET 的有效替代方案

在P. Schuddinck 等人在 2022 年發(fā)表的 VLSI 論文中，作者提出了 4T 標(biāo)準(zhǔn)單元設(shè)計中單片 CFET 與順序 CFET 的 PPAC 評估 。

Julien Ryckaert說：“從這個基準(zhǔn)來看，使用單片工藝流程制造的 CFET 消耗更少的面積，并且優(yōu)于其有效電容增加的連續(xù)對應(yīng)物。然而，我們表明，通過應(yīng)用三個優(yōu)化，我們可以將順序 CFET 的軌跡與單片 CFET 的軌跡相提并論：（1）自對準(zhǔn)柵極合并（圖中的（v2）），（2）省略柵極cap (v3) 和 (3) 使用混合定向技術(shù)，稱為 HOT?！?/p>

圖2.nansoheet (NS)、forksheet (FS) 和 CFET（單片和順序）的柵極橫截面。基本順序 CFET (=v1) 比單片設(shè)計更寬、更高。通過優(yōu)化流程（包括自對準(zhǔn)柵極合并 (v2) 和無柵極帽 (v3)），順序 CFET 在面積消耗方面接近單片 CFET（也在 VLSI 2022 上介紹）。

HOT 允許獨立優(yōu)化頂部和底部器件的晶體取向和應(yīng)變工程，而不會增加工藝流程成本。例如，在 n-on-p 配置中，可以在頂部使用具有 <100> 取向的硅片，從而為頂部 nMOS 器件提供最高的電子遷移率。而對于底部，pMOS 空穴遷移率受益于 <110> 硅片取向。Julien Ryckaert：“盡管單片 CFET 仍然是首選，但順序工藝流程的獨特之處在于它可以利用晶圓方向的這種差異。

通過這些優(yōu)化，我們的基準(zhǔn)測試表明，對于未來 4T 軌道設(shè)計，順序 CFET 流程可以成為更復(fù)雜的單片 CFET 的有效替代方案?！?/p>

逐步改進模塊和集成步驟

近年來，imec 報告了在改進單片和順序 CFET 的模塊和集成步驟方面取得的進展。

例如，在 VLSI 2020 上，imec 率先展示了通過優(yōu)化關(guān)鍵模塊步驟實現(xiàn)的單片集成 CFET 架構(gòu) 。

對于順序 CFET，也報告了逐步改進。盡管底層和頂層器件可以以傳統(tǒng)的“二維”方式分開處理，但晶圓轉(zhuǎn)移帶來了特定的挑戰(zhàn)。例如，它對層轉(zhuǎn)移和頂層設(shè)備處理都具有熱預(yù)算限制（大約 500°C 或以下），以避免對底層設(shè)備產(chǎn)生任何負(fù)面影響。這是頂層器件的柵極堆疊可靠性的一個問題，它通常需要 900°C 量級的熱步驟。

早些時候，imec 展示了保持良好柵極堆疊可靠性的新方法，其中包括對 pMOS 頂部器件進行低溫氫等離子體處理。

優(yōu)化的低溫 Smart Cut TM層轉(zhuǎn)移工藝——順序 CFET 的關(guān)鍵構(gòu)建模塊

在 A. Vandooren 等人在 2022 年發(fā)表的 VLSI 論文中，imec 評估了三種不同的層轉(zhuǎn)移過程 。在本文中，作者研究了各種工藝選項對頂部（完全耗盡的絕緣體上硅 (FD-SOI)）和底部（體 FinFET）器件的器件性能的影響。?

Naoto Horiguchi說：“從成本的角度來看，特別有前途的是 SOITEC 的低溫 Smart Cut TM流程，它使用工程化的體施主晶圓來實現(xiàn)低溫下的薄層分裂。這種方法的美妙之處在于它允許重復(fù)使用供體晶圓，使其成為一種具有成本效益的解決方案。其他兩種方法都依賴于通過研磨和硅回蝕去除襯底，這不允許重新使用供體晶圓。”

圖3.SOITEC 低溫 Smart Cut TM層轉(zhuǎn)移流程的描述，無固化或低溫固化（也在 2022 VLSI 上展示）。

通過進一步優(yōu)化，在使用低溫 Smart Cut 進行概念驗證層轉(zhuǎn)移后處理的頂級器件顯示可以從降低的電氣性能中恢復(fù)。Naoto Horiguchi表示：“由于未經(jīng)優(yōu)化的低溫固化，這些設(shè)備的電子遷移率較低。Soitec 進一步開發(fā)了其解決方案，表明我們可以通過優(yōu)化低溫固化步驟來恢復(fù)遷移率損失，從而提高 Si 通道的晶體質(zhì)量。鑒于這種方法的成本效益，我們認(rèn)為具有新開發(fā)工藝條件的 Smart Cut TM是在順序 CFET 工藝流程中執(zhí)行層轉(zhuǎn)移的有效選擇。

它提供了一個通用流程，支持 CFET 之外的 3D 順序堆疊應(yīng)用，例如 memory-on-logic 或 logic-on-logic 的 3D 順序集成?！?/p>

圖 4 - 低溫 Smart Cut TM層轉(zhuǎn)移方法的電子有效場遷移率與反轉(zhuǎn)電荷，比較優(yōu)化和參考（概念驗證）工藝條件。該圖顯示了 Opt 改進的移動性。B（紫色），表示額外的低溫固化步驟（也在 VLSI 2022 上介紹）。

通過這些測試設(shè)備，作者還展示了頂部和底部設(shè)備之間良好的電氣互連性，并通過功能逆變器鏈進行了驗證。此外，如上所述，通過集成氫等離子體處理步驟，可以保持頂層 pMOS 器件的柵極堆疊可靠性。

圖5.3D 順序堆疊器件的 TEM 橫截面（也在 VLSI 2022 上展示）。

“我想強調(diào)的是，這種架構(gòu)還不是真正的 CFET 實現(xiàn)，”Naoto Horiguchi 補充道?！袄?，在設(shè)想的順序 CFET 架構(gòu)中，底部器件的金屬互連層 (M1B) 不存在。A. Vandooren 的 VLSI 論文中展示了我們的測試工具，用于演示改進的層轉(zhuǎn)移作為順序 CFET 和其他 3D 順序堆疊實現(xiàn)的關(guān)鍵模塊。

未來，IMEC 表示，將繼續(xù)努力優(yōu)化集成步驟，最終將展示真正的順序 CFET 實施。

編輯：黃飛

?