先進的半導(dǎo)體封裝既不是常規(guī)操作，目前成本也是相當高的。但如果可以實現(xiàn)規(guī)模化，那么該行業(yè)可能會觸發(fā)一場chiplet革命，使IP供應(yīng)商可以銷售芯片，顛覆半導(dǎo)體供應(yīng)鏈。

　　一個芯片封裝中由多個die組成（每個die其實是獨立功能的芯片）。我們來探討一下三個主題不同但彼此相關(guān)的問題：一個封裝中的多個die、先進封裝、chiplet。

　　首先，是多個die。芯片設(shè)計公司希望在一個封裝中有幾個離散的die的原因可能很多。最簡單的一個原因是，它提供了一種節(jié)省空間或提高系統(tǒng)性能的方法。例如，如果你有一個包含來自不同供應(yīng)商的CPU die和I/O die的微型計算機系統(tǒng)，你可以以單獨的封裝采購，并將它們集成在電路板上。但如果空間緊張，你可以通過購買裸芯片并將兩個芯片并排安裝在指甲大小的基板上，該基板充當迷你電路板，然后整個放入一個封裝中，從而節(jié)省出一些空間。這不需要任何深奧的技術(shù)，普通的引線鍵合或倒裝焊接（flip-chip）就可以連接起來。

　　兩個die之間的連接將是基板材料上非常小的、非常短的連線。由于它們的尺寸并嚴格可控，它們應(yīng)該能為你提供更高的速度，比電路板上兩個封裝之間的連接功耗更低。所以，這在速度和能效上也有優(yōu)勢。這就是最近關(guān)于先進封裝和chiplet熱議的源頭。

　　多個die

　　以上大致論述了將多個die放在一個封裝中的理由。但你可能會問，為什么不設(shè)計一個SoC，將所有東西都放在一個die上呢？這可能有幾個原因。首先，相關(guān)IP可能無法用于ASIC設(shè)計。或者預(yù)期的體量可能過低以至于無法證明ASIC的價值。這些都是常見的情況。但在集成電路市場的前沿，情況變得更加有趣。

　　一些芯片開發(fā)商（尤其是在像高性能CPU和GPU這樣的領(lǐng)域）面臨的一個問題是，他們的抱負超過了他們的代工廠可以制造的最大die。基本上，die的大小受到光刻系統(tǒng)中光罩大小的限制。如果用放大器類比，你不能在一個die上打印出比負片上更多的東西。而這個面積對于設(shè)計師在高性能CPU或GPU上所需的邏輯和內(nèi)存來說簡直不夠。將設(shè)計分成單獨封裝是可能的，但最要命的是性能損失。

　　另一個問題也與工藝相關(guān)。先進的邏輯工藝是針對邏輯優(yōu)化的。你可以在同一個die上制造其他類型的電路，比如SRAM或模擬電路，但這些類型的電路相對于邏輯會占用更多空間，把它們放在邏輯die上在面積和費用上都非常不經(jīng)濟。因此，在一個先進的CPU設(shè)計中，比如你可能會看到寄存器文件和一級緩存與CPU在同一個die上，速度要一樣快。但更大、更慢的二級（及以上）緩存將會在單獨的die上。它們也將在一個針對SRAM優(yōu)化的工藝中構(gòu)建，而不是邏輯。包括模擬電路的接口可能會在另一片die上，采用的是更成熟、價格更低的工藝。

　　這里面性能是關(guān)鍵的因素。無論如何封裝，當兩個模塊放在不同的die上時，它們之間的通信將不可避免地比在同一個die上時要慢得多。因此，至關(guān)重要的是，設(shè)計方式不能要求太多的信號在芯片之間傳遞，也不能將系統(tǒng)性能綁定在這些芯片間鏈路的性能上。

　　以CPU為例，L1緩存保持在CPU芯片上，速度非常快。但是大而慢的L3緩存不能因為在一個單獨的die上而有太多的速度影響。而I/O控制器可能還好，重要功能能否自由地移出芯片，取決于它們的連接性需求，以及die間連接的速度和密度。

　　先進封裝于是，先進封裝便登場了。粗略估計，先進封裝開始于需要大量投資來最大化die間的連接數(shù)量和帶寬的點。這通常意味著企業(yè)已經(jīng)從普通的封裝基板轉(zhuǎn)移到高度工程化的有機材料，甚至是硅基板（通常被稱為墊片）。這意味著正在使用精細的光刻技術(shù)來創(chuàng)建連接線和與芯片連接的凸點，達到幾乎與集成電路相同的線間距和精度。如果正在使用硅基板，實際上可能在本質(zhì)上是集成電路工藝的后端生產(chǎn)，以獲得最細的線和最好的控制。

　　這可能不僅僅停留在基板工程上。先進封裝不僅包括將一個或多個die放在同一基板上，還包括die堆疊，或者制造垂直的die堆棧（后者DRAM行業(yè)經(jīng)常這么干）。這些技術(shù)可以結(jié)合使用。例如，在最近的一個GPU產(chǎn)品中，Intel從有機基板開始，然后將硅橋梁嵌入基板，每個橋梁都帶著大量的連接線。接下來，他們將die正面朝下地安裝在這些橋梁上，一排排地放在基板上，這樣橋梁就將die連接在一起。最后，他們將一些die，如高性能邏輯die，垂直堆疊。結(jié)果就是一個基板，其上既有die也有die的堆棧。

　　Chiplet

　　所有這些靈活性使得一些專家提出了一個邏輯延伸。如果在一個基板上組合多個不同的die非常容易，那為什么不能有一個類似于今天的集成電路或半導(dǎo)體IP市場的裸芯片市場呢？每個die可以承載一個適度大小的，定義明確的功能，即一個獨立的IP。行業(yè)可以定義規(guī)定die之間接口的標準，以保證互操作性。并且，通過簡單地拾取和放置這些所謂的chiplet，就可以很容易地構(gòu)建出一個SiP（system-in-package）。

　　原則上，這個想法很好。如果這是一種常見的做法，并因此形成了一個豐富的、低成本的供應(yīng)鏈，那么幾乎任何人都可以通過簡單地組合chiplet，并將設(shè)計送到組裝和測試廠，來構(gòu)建出一個幾乎與SoC等價的產(chǎn)品。

　　在更高的層面上，像AMD、ARM和Intel這樣的先進CPU架構(gòu)（當然還有開源處理器）可以被簡化為一系列小的功能模塊：指令獲取單元、多個不同的ALU、寄存器文件、加載/存儲單元等等。這些處理器架構(gòu)的組件自身可以成為chiplet，所以你可以決定一個指令集，然后混合并匹配chiplet，創(chuàng)造出所需的最優(yōu)的微架構(gòu)。

　　這需要在chiplet之間非常謹慎的劃分，以便它們之間的互連不會太多地限制性能。并且自然，它需要從互連技術(shù)中獲得最佳的性能。但是這些都是可以實現(xiàn)的目標。有些人也在說，這比繼續(xù)在工藝上擠牙膏要容易得多。

　　顛覆

　　Chiplet如果得以發(fā)展，將顯著改變IC行業(yè)的結(jié)構(gòu)。首先，SoC的大小和復(fù)雜性將不再那么受預(yù)算或預(yù)期市場規(guī)模的限制。先進芯片中的組件塊市場將對chiplet的小型IP開發(fā)者開放，而不僅僅被那些巨頭壟斷。

　　另一個重大變化將是在供應(yīng)鏈上，也就是說，會分散化。客戶可能希望一個代工廠制造他們自己設(shè)計的專有芯片，然后從另一代工廠采購其他部分設(shè)計的chiplet。Chiplet可能會顛覆整個SiP來自單一供應(yīng)商或單一源頭的觀念，并且也可以構(gòu)建相對更加富有彈性的供應(yīng)鏈。

　　當然，要實現(xiàn)這個愿景，還有許多技術(shù)問題需要解決。今天，雄心勃勃的先進封裝設(shè)計仍然是芯片巨頭的領(lǐng)域，chiplet仍然需要標準來規(guī)定die間的接口。行業(yè)在未來會進一步研究相關(guān)的挑戰(zhàn)和可能的解決方案，進而我們也會漸漸看到這些技術(shù)將會朝著什么方向發(fā)展。

審核編輯：劉清