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　　簡單地講串擾都是因為兩傳輸線相鄰太近造成的，那么在高頻走線里如何減小串擾，首先要弄清楚傳輸線的概念，搞清楚傳輸線串擾跟什么有關系。以下一些供參考。

　　從原理圖設計考慮：

　　a.使用慢的上升/下降沿。但是這樣做需要很謹慎，因為這樣做可能會帶來其他負面影響。原理圖設計就考慮PCB設計的問題。減小上升/下降沿，其實就是減小了系統最高頻率。系統的最高頻率取決于上升/下降沿，而不是系統信號的頻率。有時候是不能減小邊沿速率的。

　　b.對于關鍵信號(例如時鐘信號,LVDS信號)用用差分走線，如果系統設計允許的話。差分信號的共模抑制好，能有效的抑制臨近線的干擾。但是很多時候系統設計就是單端模式。

　　單純從PCB LAYOUT方面考慮：

　　a.在走線約束允許的情況下，應該使每根線之間的間距盡量的大，這個很容易理解，線之間的間距大，其分布電容電感之間的影響就小，電磁場耦合也會變小

　　b.如果可能的話，信號走帶狀線或者嵌入式微帶線，以減少傳播速度變化的影響。PADSLAYOUT帶狀線的傳播速度是不受串擾影響的，而微帶線會受串擾影響。傳輸線傳播速度變化會引起時序問題，所以盡量走嵌入是微帶線。

　　c.在滿足阻抗要求的情況下，應該是傳輸線和參考平面間的距離越小越好。這樣做會讓傳輸線和參考平面更緊密的耦合，減少臨近線的干擾.PCB設計中要盡量減小H，但也不是無限制的，還受到制造工藝的限制。

　　d.減少線之間平行距離的長度。走線應該使平行長度盡量短，使網絡間耦合的部分盡量小。pcb layout要還是在幾何空間上減少干擾

　　e.如果不同層的信號存在嚴重的干擾(如L3和L4之間)，那么走線時要讓這2層走線方向垂直。Allegro里面是很容易設置的。這是通常的基本原則。相互垂直的線，電場和磁場也分別是相互垂直的，可以減少相互間的串擾。

　　f.合理分布板子上元件，使走線的擁擠程度最低。pcb設計還是在幾何空間上減少干擾，讓容易干擾的元器件不要靠的太近。