接下來討論綠色部分，也就是共同時(shí)鐘的并行總線時(shí)序設(shè)計(jì)。或許有人會說，這都是過時(shí)的設(shè)計(jì)，并且200M以內(nèi)的信號沒有必要討論，隨便設(shè)計(jì)就好。其實(shí)，現(xiàn)在很多系統(tǒng)還會采用CPCI的構(gòu)架，PCIX總線還在通信、工控等行業(yè)中大量采用。并且，共同時(shí)鐘系統(tǒng)達(dá)到133M以上，時(shí)序設(shè)計(jì)非常困難。可以說如果沒有真正理解時(shí)序設(shè)計(jì)的原理，你可能設(shè)計(jì)一個(gè)5G的PCIE2.0系統(tǒng)沒有什么問題，而設(shè)計(jì)一個(gè)166M的PCIX系統(tǒng)，則會出現(xiàn)做一個(gè)失敗一個(gè)的情況。系統(tǒng)完全無法運(yùn)行在預(yù)期的頻率上，而不得不降頻使用。當(dāng)然，這里面有兩個(gè)原因：其一是每一代總線發(fā)展到瓶頸之后才會進(jìn)入下一代總線。在各自的瓶頸上，時(shí)序裕量非常小，設(shè)計(jì)極為困難。其二，由于技術(shù)的發(fā)展，大家更多的關(guān)注DDR3，關(guān)注高速串行總線，共同時(shí)鐘系統(tǒng)的研究越來越少，相應(yīng)的總結(jié)文章也不常見。這就帶來很多設(shè)計(jì)問題，也就是上面的回答里面SDRAM分組等長設(shè)計(jì)錯(cuò)誤的原因。

　　首先，我們?nèi)绾闻袛嘁粋€(gè)系統(tǒng)是共同時(shí)鐘？方法很簡單，找時(shí)鐘樹。確定時(shí)鐘的關(guān)系是判斷各種時(shí)序系統(tǒng)的關(guān)鍵。共同時(shí)鐘系統(tǒng)一般有一個(gè)外部的晶振或者晶體，然后通過時(shí)鐘分配器分別連接到系統(tǒng)的驅(qū)動端和接收端，由這個(gè)外部時(shí)鐘線來控制系統(tǒng)的時(shí)序工作方式（如圖2所示）。

　　圖2：數(shù)據(jù)傳輸方式。

　　第一個(gè)時(shí)鐘邊沿在驅(qū)動端發(fā)送數(shù)據(jù)，第二個(gè)時(shí)鐘邊沿在接收端接收數(shù)據(jù)，為了保證數(shù)據(jù)的穩(wěn)定可靠傳輸，需要滿足一定的建立保持時(shí)間裕量。共同時(shí)鐘的時(shí)序關(guān)系公式為：

　　從公式可以直接得出結(jié)論，共同時(shí)鐘的時(shí)序等長關(guān)系是一個(gè)范圍，而不是等長。又因?yàn)轱w行時(shí)間的最小時(shí)序要求一般都可以滿足，也就是第二個(gè)公式在很多場合可以忽略不計(jì)，這樣，PCB設(shè)計(jì)就只是需要符合第一個(gè)公式，結(jié)論就是走線越短越好。任何因?yàn)椴⒉淮嬖跁r(shí)序要求而做的整個(gè)總線繞等長而導(dǎo)致總線布線度增加和串?dāng)_增加的設(shè)計(jì)是錯(cuò)誤的，失敗的例子也非常多。