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2.3視頻信號卡
視頻信號卡為整個系統的核心部分，因其視頻信號的生成所涉及的運算量很大，單個DSP難以生成多路視頻信號，同時出于系統升級的考慮，因此該視頻信號模擬器的每路都使用高性能的TMS320C6713型浮點數字信號處理器。該DSP采用先進的超長指令字結構，內置8個獨立的功能單元、2個定點算術邏輯單元，2個浮點乘法器，4個浮點ALU、32個32位通用目的寄存器，4 K字節的L1高速程序緩存區，4 K字節的L1高速數據緩存器，256 K字節的L2兩級數據緩存器。這種結構能最大限度地發揮8個功能單元的并行計算能力，使得300 MHz系統時鐘工作下的DSP性能達到2400MI／s和1 800MFLO／s。
單路視頻信號生成原理框圖如圖4所示。其中，DSP完成視頻信號運算；FPGA(1)用于控制LVDS收發器接收來自總線上的命令、地址及數據，在產生視頻信號前，將上位機事先產生的雜波數據、噪聲及目標參數下載至Flash存儲器中。在生成視頻信號期間，FPGA(1)判斷DSP的工作狀態，將Flash存儲器的數據讀入輸入FIFO中；FPGA(2)主要完成DSP瀆寫輸入、輸出FIFO的邏輯轉換，接收來自DSP計算視頻信號相對PRF信號的延遲時間，通過FPGA(1)接收同步信號，讀取輸出FIFO的數據并啟動D／A轉換器；DSP將輸入FIFO的數據瀆人其內部RAM，根據對應的數據及目標參數生成所需的視頻信號數據，并將運算后的數據寫入輸出FIFO。FIFO采用IDT72V17160，其讀寫速度可達100 MHz。
3系統工作流程
上位機根據噪聲和雜波模型脫機產生和路、方位差、俯仰差三通道I／O雜波、噪聲及目標參數，由上位機發出指令、卡地址將各通道的數據下載至對應的Flash存儲器。然后，由上位機生成DSP指令，發送至主控卡的緩存中，觸發同步信號，將指令發送至DSP，同時視頻卡根據該同步信號產生視頻信號，DSP對視頻信號進行采樣、運算，并將其結果及狀態信息發送至上位機顯示。
3.1數據下載
數據下載即將上位機預先產生的雜波、噪聲數據及目標參數通過背板總線下載到各通道對應的Flash存儲器中，整個發送過程由上位機控制，按表1所示格式將命令、地址、數據的順序發送至主控卡，然后由主控卡FPGA控制LVDS收發器，將命令、地址及數據發送至單環總線上，所有總線節點(視頻卡)接收到命令后，轉為數據下載工作狀態，接著再判斷是否為該節點地址。若是，準備接收數據，并判斷區地址，將數據寫入對應的Flash分區中；若不是，關閉數據通道，等待接收新卡地址。因為Flash存儲器在寫入2 K字節數據后需要一個較長的編程時間，所以在實際數據下載的過程中，使用輪詢寫人方法，即上位機每發送2 K字節數據后，就發送新卡地址，將數據寫入下一通道的Flash存儲器中，依次執行，直到第一通道，Flash存儲器編程結束，再將數據繼續寫入，節約了數據下載時間。
3.2視頻信號的生成
整個視頻信號的生成過程，數據的搬移及信號的運算均由DSP完成，由于TMS320C6713 DSP具有16個EDMA通道，可在不占用CPU運行周期的前提下，實現數據快速搬移，所以該設計在DSP內部開辟一個乒乓緩存區(Ping PangCache)，CPU在調用乒乓緩存數據時，EDMA往乒乓緩存中搬移數據后進行交換，這樣可同時執行EDMA數據搬移和CPU信號運算，保證實時生成視頻信號。
當各通道的雜波、噪聲及目標參數下載完成，各通道FPGA(1)接收上位機指令，將存儲在Flash的數據讀入輸入FIFO中，DSP啟動EDMA通道將輸入FIFO數據讀至其內部乒乓緩存中。此時，DSP發出READY信號給FPGA(2)，FPGA(2)將PRF同步信號接入DSP的外部中斷引腳，這樣當下一個PRF同步信號到來時，觸發DSP的外部中斷，DSP執行內部的波形運算程序，并啟動EDMA通道將雜波等數據搬移至乒乓緩存，運算結束后，DSP將目標出現的延時發給FPGA(2)，并將運算完畢的波形數據搬移至輸出FIFO。FPGA(2)收到延遲后，在下一個PRF同步信號到來時，計數DSP接收時間，計數結束，從輸出FIFO讀取運算完畢的數據，同時啟動D／A轉換器進行數據轉換。
3.3性能改進
雖然系統性能能夠滿足實際應用需求，但對某些環節稍作改進，會使整個系統功能進一步增強。對于DSP而言，同步FIFO為異步存儲器，所以DSP在讀寫FIFO時設置為異步方式，讀FIFO的頻率僅能達到25 MHz，寫FIFO的頻率僅能達到33 MHz。如果將DSP讀寫SDRAM時序進行邏輯轉換，可使讀寫FIFO的頻率達到100 MHz，大大增強DSP的數據吞吐能力；另外單路視頻信號的數據僅使用一片Flash存儲器，雖然其峰值讀數速度可達40 M字節，但由于每讀2 K字節后，Flash需占一個緩存時間，這樣其平均讀數速度僅能達到約27 M字節。若將兩片Flash并聯，則達到其峰值速度，提高了系統性能；另外，目前在DSP內部僅在數據輸入端開辟一個乒乓緩存，若在數據輸出端也開辟一個乒乓緩存，則可將數據搬移和CPU運算進一步并行執行，縮短每個PRF周期的數據處理時間。
4結語
針對具體的雷達信號處理器，提出一種視頻信號模擬器的硬件設計，模擬器采用PC機+DSP組合架構，整個系統采用插卡式結構，各路視頻信號的生成使用相似的硬件電路，由PC機產生所需的雜波、噪聲數據及目標參數，并事先將生成的各路視頻信號所需的雜波、噪聲及目標參數通過自行設計的自適應單環總線下載到對應的大容量Flash存儲器中，數據下載完畢后，經由DSP組合實時運算，在每個PRF同步信號的觸發下輸出視頻模擬信號。由于Flash存儲器為非易失性存儲器，具有掉電后數據不丟失的優點，所以如果雜波、噪聲及目標參數不改變的情況下，數據只需下載一次。另外，使用文中提出的環網總線結構，可保證數據的快速下載。
2.3視頻信號卡
視頻信號卡為整個系統的核心部分，因其視頻信號的生成所涉及的運算量很大，單個DSP難以生成多路視頻信號，同時出于系統升級的考慮，因此該視頻信號模擬器的每路都使用高性能的TMS320C6713型浮點數字信號處理器。該DSP采用先進的超長指令字結構，內置8個獨立的功能單元、2個定點算術邏輯單元，2個浮點乘法器，4個浮點ALU、32個32位通用目的寄存器，4 K字節的L1高速程序緩存區，4 K字節的L1高速數據緩存器，256 K字節的L2兩級數據緩存器。這種結構能最大限度地發揮8個功能單元的并行計算能力，使得300 MHz系統時鐘工作下的DSP性能達到2400MI／s和1 800MFLO／s。
單路視頻信號生成原理框圖如圖4所示。其中，DSP完成視頻信號運算；FPGA(1)用于控制LVDS收發器接收來自總線上的命令、地址及數據，在產生視頻信號前，將上位機事先產生的雜波數據、噪聲及目標參數下載至Flash存儲器中。在生成視頻信號期間，FPGA(1)判斷DSP的工作狀態，將Flash存儲器的數據讀入輸入FIFO中；FPGA(2)主要完成DSP瀆寫輸入、輸出FIFO的邏輯轉換，接收來自DSP計算視頻信號相對PRF信號的延遲時間，通過FPGA(1)接收同步信號，讀取輸出FIFO的數據并啟動D／A轉換器；DSP將輸入FIFO的數據瀆人其內部RAM，根據對應的數據及目標參數生成所需的視頻信號數據，并將運算后的數據寫入輸出FIFO。FIFO采用IDT72V17160，其讀寫速度可達100 MHz。
3系統工作流程
上位機根據噪聲和雜波模型脫機產生和路、方位差、俯仰差三通道I／O雜波、噪聲及目標參數，由上位機發出指令、卡地址將各通道的數據下載至對應的Flash存儲器。然后，由上位機生成DSP指令，發送至主控卡的緩存中，觸發同步信號，將指令發送至DSP，同時視頻卡根據該同步信號產生視頻信號，DSP對視頻信號進行采樣、運算，并將其結果及狀態信息發送至上位機顯示。
3.1數據下載
數據下載即將上位機預先產生的雜波、噪聲數據及目標參數通過背板總線下載到各通道對應的Flash存儲器中，整個發送過程由上位機控制，按表1所示格式將命令、地址、數據的順序發送至主控卡，然后由主控卡FPGA控制LVDS收發器，將命令、地址及數據發送至單環總線上，所有總線節點(視頻卡)接收到命令后，轉為數據下載工作狀態，接著再判斷是否為該節點地址。若是，準備接收數據，并判斷區地址，將數據寫入對應的Flash分區中；若不是，關閉數據通道，等待接收新卡地址。因為Flash存儲器在寫入2 K字節數據后需要一個較長的編程時間，所以在實際數據下載的過程中，使用輪詢寫人方法，即上位機每發送2 K字節數據后，就發送新卡地址，將數據寫入下一通道的Flash存儲器中，依次執行，直到第一通道，Flash存儲器編程結束，再將數據繼續寫入，節約了數據下載時間。
3.2視頻信號的生成
整個視頻信號的生成過程，數據的搬移及信號的運算均由DSP完成，由于TMS320C6713 DSP具有16個EDMA通道，可在不占用CPU運行周期的前提下，實現數據快速搬移，所以該設計在DSP內部開辟一個乒乓緩存區(Ping PangCache)，CPU在調用乒乓緩存數據時，EDMA往乒乓緩存中搬移數據后進行交換，這樣可同時執行EDMA數據搬移和CPU信號運算，保證實時生成視頻信號。
當各通道的雜波、噪聲及目標參數下載完成，各通道FPGA(1)接收上位機指令，將存儲在Flash的數據讀入輸入FIFO中，DSP啟動EDMA通道將輸入FIFO數據讀至其內部乒乓緩存中。此時，DSP發出READY信號給FPGA(2)，FPGA(2)將PRF同步信號接入DSP的外部中斷引腳，這樣當下一個PRF同步信號到來時，觸發DSP的外部中斷，DSP執行內部的波形運算程序，并啟動EDMA通道將雜波等數據搬移至乒乓緩存，運算結束后，DSP將目標出現的延時發給FPGA(2)，并將運算完畢的波形數據搬移至輸出FIFO。FPGA(2)收到延遲后，在下一個PRF同步信號到來時，計數DSP接收時間，計數結束，從輸出FIFO讀取運算完畢的數據，同時啟動D／A轉換器進行數據轉換。
3.3性能改進
雖然系統性能能夠滿足實際應用需求，但對某些環節稍作改進，會使整個系統功能進一步增強。對于DSP而言，同步FIFO為異步存儲器，所以DSP在讀寫FIFO時設置為異步方式，讀FIFO的頻率僅能達到25 MHz，寫FIFO的頻率僅能達到33 MHz。如果將DSP讀寫SDRAM時序進行邏輯轉換，可使讀寫FIFO的頻率達到100 MHz，大大增強DSP的數據吞吐能力；另外單路視頻信號的數據僅使用一片Flash存儲器，雖然其峰值讀數速度可達40 M字節，但由于每讀2 K字節后，Flash需占一個緩存時間，這樣其平均讀數速度僅能達到約27 M字節。若將兩片Flash并聯，則達到其峰值速度，提高了系統性能；另外，目前在DSP內部僅在數據輸入端開辟一個乒乓緩存，若在數據輸出端也開辟一個乒乓緩存，則可將數據搬移和CPU運算進一步并行執行，縮短每個PRF周期的數據處理時間。
4結語
針對具體的雷達信號處理器，提出一種視頻信號模擬器的硬件設計，模擬器采用PC機+DSP組合架構，整個系統采用插卡式結構，各路視頻信號的生成使用相似的硬件電路，由PC機產生所需的雜波、噪聲數據及目標參數，并事先將生成的各路視頻信號所需的雜波、噪聲及目標參數通過自行設計的自適應單環總線下載到對應的大容量Flash存儲器中，數據下載完畢后，經由DSP組合實時運算，在每個PRF同步信號的觸發下輸出視頻模擬信號。由于Flash存儲器為非易失性存儲器，具有掉電后數據不丟失的優點，所以如果雜波、噪聲及目標參數不改變的情況下，數據只需下載一次。另外，使用文中提出的環網總線結構，可保證數據的快速下載。
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