臺積電正多管齊下打造兼顧效能與功耗的新世代處理器。為優化處理器性能并改善電晶體漏電流問題，臺積電除攜手硅智財（IP）業者，推進鰭式電晶體 （FinFET）制程商用腳步外，亦計畫從晶圓導線（Interconnect）和封裝技術著手，加速實現三維晶片（3D IC）；同時也將提早布局新一代半導體材料，更進一步提升電晶體傳輸速度。

　　臺積電先進元件科技暨技術型電腦輔助設計（TCAD）部門總監Carlos H. Diaz表示，由于行動處理器須兼具高效能、低功耗價值，且每一代產品更迭迅速，因此晶圓廠已不能單純從制程微縮的角度出發，必須著眼晶圓制程相關的各個環節，方能滿足IC設計業者需求。基于此一概念，臺積電將同步改良電晶體、導線及封裝結構，以提高晶片電晶體密度、傳輸速度，并降低漏電流。

　　Diaz指出，臺積電將一改過去花2年時間跨入下一個制程世代的規畫，2014年發表20奈米（nm）方案后，將提早1年在2015年推出16奈米 FinFET，以3D結構增加電晶體密度并減少漏電流情形。該公司正攜手安謀國際（ARM）、Imagination推動FinFET試產，并加緊研發水浸潤式微影（Water Immersion Lithography）雙重曝光（Double-patterning）技術，以及極紫外光（EUV）單曝光（Single Exposure），期提早跨越量產成本門檻。

　　Diaz也透露，就目前與Imagination的技術合作進展來看，預估2015年16奈米FinFET正式上市后，相較于現有28奈米處理器，內建 GPU將達到十倍以上的每秒浮點運算次數（FLOPS），并將擴增四倍以上頻寬，有助在更小的GPU單位面積下，激發更多運算效能。

　　至于晶圓導線和封裝結構部分，臺積電也計畫以2.5D/3D IC方案，克服高密度晶片整合、散熱和連接功耗等問題。Diaz強調，平面式晶片已逐漸面臨效能、功耗改善的瓶頸，晶圓廠須取法3D電晶體概念，利用硅穿孔（TSV）等封裝技術革新，達成晶片子系統堆疊設計；同時還須針對晶圓后段導線制程（BEOL）導入新一代低介電常數（Low K）材質，以縮減金屬導線互連的電阻電容延遲（RC Delay）。

　　據悉，目前臺積電已透過獨家CoWoS 2.5D制程，成功堆疊邏輯晶片與Wide I/O記憶體，未來終極目標係將手機內部所有晶片子系統融合在一起，實現超高整合度的晶圓系統層級設計。

　　除了在「硅」晶圓上下功夫外，晶圓廠也須開發新的半導體材料。Diaz指出，隨著半導體制程加速演進，硅材料的物理極限已近在咫尺，驅動晶圓廠提早展開換料布局，包括叁五族（III-V）、鎳或鍺等材料均是極具發展潛力的替代選項。為鞏固晶圓代工市場龍頭地位，臺積電已在全球各個知名大學、研究機構發起下世代半導體材料研究計畫，藉以強化晶圓生產各段的技術能量。