臺積電共同執行長劉德音先前在出席活動時才透露，目前已組成團隊著手3 納米研發，業界一片驚奇，而且現在不只3 納米，1 納米也來了！隸屬美國能源部的勞倫斯伯克利國家實驗室Ali Javey 團隊即宣稱，突破了物理極限，成功創造1 納米晶體管。

　　一般認為5納米已超出晶體管硅材料的物理極限，但美國能源部旗下勞倫斯伯克利國家實驗室當地時間6日發表一項研究成果，以科學家Ali Javey為首的團隊表示已成功創造1納米晶體管，長度大約是人類頭發的十萬分之一。

　　晶體管的制程大小一直是計算技術進步的硬指標。晶體管越小，同樣體積的芯片上就能集成更多，這樣一來處理器的性能和功耗都能會獲得巨大進步。

　　多年以來，技術的發展都在遵循摩爾定律，即當價格不變時，集成電路上可容納的元器件的數目，約每隔18-24個月便會增加一倍，性能也將提升一倍。換言之，每一美元所能買到的電腦性能，將每隔18-24個月翻一倍以上。眼下，我們使用的主流芯片制程為14nm，而明年，整個業界就將開始向10nm制程發展。

　　不過放眼未來，摩爾定律開始有些失靈了，因為從芯片的制造來看，7nm就是物理極限。一旦晶體管大小低于這一數字，它們在物理形態上就會非常集中，以至于產生量子隧穿效應，為芯片制造帶來巨大挑戰。因此，業界普遍認為，想解決這一問題就必須突破現有的邏輯門電路設計，讓電子能持續在各個邏輯門之間穿梭。

　　研究團隊指出，制程成功微縮至1納米就在于納米碳管與二硫化鉬（MoS 2 ）等材料的運用。1納米大約是2～3個原子直徑，而納米碳管管壁管壁僅一個原子厚，早已被視為有望取代矽，借以提升晶體管性能、超越摩爾定律的關鍵材料。而常被作為引擎潤滑油主要成分的二硫化鉬（MoS 2 ）近年也被視為新興材料廣泛應用于納米晶體管、LED、雷射與太陽能電池，也成了此次研究成功的重要關鍵要素。

　　場效晶體管透過汲極、源極間電流的流動與閘極的控制形成0 或1 的數字訊號，而納米制程所指的線寬就是閘極長度。電子透過矽的流動比二硫化鉬更輕、阻力更小，這對閘極長度在5 納米或線寬更長時是優點，但在5 納米線寬以下，卻會出現量子力學里所謂的量子穿隧效應，部分電子可能穿透閘極產生漏電流，甚至讓晶體管整個無法關閉造成失控。但透過二硫化鉬較硅來得重的特性，在較小線寬之下，還能有效控制電子流。

　　不過這一項研究仍在初步階段，研究主持人同時也是加州大學柏克萊分校電子工程及電腦科學教授的Ali Javey 自己也指出，該實驗尚未轉移至芯片上、將其放大數十億倍，但Ali Javey 認為，這是一個啟發，摩爾定律不會只停在5 納米，透過半導體新材料的應用與持續的研究，摩爾定律或將能延續下去。

　　這項研究同時也發表于6 日最新發行的《科學（Science）》期刊。

　　眼下，這一研究還停留在初級階段，畢竟在14nm的制程下，一個模具上就有超過10億個晶體管，而要將晶體管縮小到1nm，大規模量產的困難有些過于巨大。

　　不過，這一研究依然具有非常重要的指導意義，新材料的發現未來將大大提升電腦的計算能力。

　　延伸閱讀：納米制程是什么？

　　在開始之前，要先了解納米究竟是什么意思。在數學上，納米是0.000000001 公尺，但這是個相當差的例子，畢竟我們只看得到小數點后有很多個零，卻沒有實際的感覺。如果以指甲厚度做比較的話，或許會比較明顯。

　　用尺規實際測量的話可以得知指甲的厚度約為0.0001 公尺（0.1 毫米），也就是說試著把一片指甲的側面切成10 萬條線，每條線就約等同于1 納米，由此可略為想像得到1 納米是何等的微小了。

　　知道納米有多小之后，還要理解縮小制程的用意，縮小電晶體的最主要目的，就是可以在更小的芯片中塞入更多的電晶體，讓芯片不會因技術提升而變得更大；其次，可以增加處理器的運算效率；再者，減少體積也可以降低耗電量；最后，芯片體積縮小后，更容易塞入行動裝置中，滿足未來輕薄化的需求。

　　再回來探究納米制程是什么，以14納米為例，其制程是指在芯片中，線最小可以做到14納米的尺寸，下圖為傳統電晶體的長相，以此作為例子。縮小電晶體的最主要目的就是為了要減少耗電量，然而要縮小哪個部分才能達到這個目的？左下圖中的L就是我們期望縮小的部分。藉由縮小閘極長度，電流可以用更短的路徑從Drain端到Source端（有興趣的話可以利用Google以MOSFET搜尋，會有更詳細的解釋）。

　　此外，電腦是以0 和1 作運算，要如何以電晶體滿足這個目的呢？做法就是判斷電晶體是否有電流流通。當在Gate 端（綠色的方塊）做電壓供給，電流就會從Drain 端到Source 端，如果沒有供給電壓，電流就不會流動，這樣就可以表示1 和0。（至于為什么要用0 和1 作判斷，有興趣的話可以去查布林代數，我們是使用這個方法作成電腦的）

　　尺寸縮小有其物理限制

　　不過，制程并不能無限制的縮小，當我們將電晶體縮小到20 納米左右時，就會遇到量子物理中的問題，讓電晶體有漏電的現象，抵銷縮小L 時獲得的效益。作為改善方式，就是導入FinFET（Tri-Gate）這個概念，如右上圖。在Intel 以前所做的解釋中，可以知道藉由導入這個技術，能減少因物理現象所導致的漏電現象。

　　更重要的是，藉由這個方法可以增加Gate 端和下層的接觸面積。在傳統的做法中（左上圖），接觸面只有一個平面，但是采用FinFET（Tri-Gate）這個技術后，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓Source-Drain 端變得更小，對縮小尺寸有相當大的幫助。

　　最后，則是為什么會有人說各大廠進入10 納米制程將面臨相當嚴峻的挑戰，主因是1 顆原子的大小大約為0.1 納米，在10 納米的情況下，一條線只有不到100顆原子，在制作上相當困難，而且只要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質，就會產生不知名的現象，影響產品的良率。

　　如果無法想像這個難度，可以做個小實驗。在桌上用100 個小珠子排成一個10×10 的正方形，并且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，最后使他形成一個10×5 的長方形。這樣就可以知道各大廠所面臨到的困境，以及達成這個目標究竟是多么艱巨。