| 摩爾定律放緩是微電子所自主工藝的機會

由于技術和商業上的原因，摩爾定律也失去了效力，而且受制于光刻技術、硅材料的極限等因素，若要再進一步提升芯片性能，將FinFET和SOI相結合的道路不失為解決之道——采用FinFET+SOI襯底來提升芯片性能，畢竟FinFET（晶體管）+FD-SOI（底襯）顯然是優于FinFET（晶體管）+硅襯底的。

而且由于商業上的原因，在制程大于28nm的情況下，隨著芯片制程的提升，成本會逐漸降低，但是在芯片制程達到28nm以后，單個晶體管的成本卻不降反升。這使得X nm FinFET（晶體管）+FD-SOI（底襯）的做法不僅在性能上不會遜色于Y nm FinFET（晶體管）+硅襯底（X》Y），與在商業上也很可能是有一定優勢的。而這也是兼容主流體硅FinFET工藝，通過體硅襯底形成介質隔離的類SOI器件（FOI FinFET）已經成為重要的研究方向的原因。

而微電子所的新工藝就類似于FinFET（晶體管）+FD-SOI（底襯）的思路，根據微電子所官方介紹可以整理，新型FinFET器件工藝有以下特點：

一是針對FOI FinFET的固有缺陷，采用基于低溫低阻NiPt硅化物的全金屬化源漏在介質隔離上可以有效消除常規體fin上的漏電影響，并大幅降低源漏寄生電阻。使實際物理柵長為20nm的FOI FinFET的源漏接觸電阻和方塊電阻分別減小10倍和1.1倍，從而將N/P型FOI FinFET器件性能提高大約30倍，并且維持新結構的優異短溝道抑制特性。

二是由NiPt全金屬源漏與Si界面的晶格失配在溝道中產生了附加張應力，有效地增強了電子遷移率，為N型 FOI FinFET的溝道遷移率增強技術提供新的集成方案。

三是通過肖特基源漏（SBSD）技術使源漏寄生電阻進一步降低，有效地提升了P型 FOI FinFET器件驅動性能（大于50%）。研究結果表明，全金屬化源漏FOI FinFET相比類似工藝的常規FinFET漏電降低1個數量級，驅動電流增大2倍，驅動性能在低電源電壓下達到國際先進水平。由于替代了傳統的源漏SiGe外延技術，與極小pitch的大規模FinFET器件的兼容性更好，有助于降低制造成本，提高良品率，具有很高的技術價值。

也正是因此，微電子所的新型FinFET器件工藝能夠得到IBM、意法半導體等國際知名主流集成電路公司的青睞。

最后要說的是，能否被商業化，技術指標是一方面，產業聯盟也非常重要。如果國內研究所、企業能夠和IBM、意法半導體、格羅方德等公司組成產業聯盟，共同推廣這項工藝，也許能有所斬獲。