隨著目前對通信和計算機(jī)系統(tǒng)速度與帶寬的需求不斷上升，系統(tǒng)設(shè)計師正面臨著嚴(yán)峻的考驗。按時序進(jìn)行測試的并行總線結(jié)構(gòu)已接近其能力的極限，總線寬度現(xiàn)達(dá)到 64位以上，致使電路布局異常復(fù)雜。此外，寬平行總線內(nèi)的大量信號同步起來也非常麻煩，尤其是這些信號還會受到諸如噪聲和串?dāng)_等隨機(jī)因素的影響。

并行總線寬度經(jīng)多年不斷增長之后，如今出現(xiàn)了另一種朝著相反方向發(fā)展的總線技術(shù)趨勢，即窄串行總線開始取代寬并行結(jié)構(gòu)。例如128位并行連接將變成一個四線串行總線，當(dāng)然這些變少的物理連線仍然必須傳輸與寬并行總線同樣的數(shù)據(jù)，甚至還要更多。

串行總線一般以打包的形式傳送數(shù)據(jù)，分包傳輸通過物理層技術(shù)完成，然后在協(xié)議層上實現(xiàn)。

串行總線設(shè)計好處很多，如打包數(shù)據(jù)適應(yīng)性更強(qiáng)（字符長度可隨系統(tǒng)要求而呈動態(tài)變化）、可靠性更高，以及內(nèi)置有誤差發(fā)現(xiàn)和校正功能。此外，信號線越少說明需要布局的通路越少，因而彎曲、通孔和端點也越少。簡言之，串行總線速度快、容易操作且可靠性高，恰好與系統(tǒng)對更高帶寬和性能的需要保持一致。

除了這些優(yōu)點，串行總線也給系統(tǒng)設(shè)計師提出了一些新的挑戰(zhàn)。

設(shè)計人員在規(guī)劃應(yīng)用這些信號以及排除故障時，必須考慮到非常高的速度和新型動態(tài)性能，所選擇的測試工具必須能夠與快速信號保持一致，這些信號以復(fù)雜協(xié)議如RapidIO、PCI-Express和Hypertransport等傳輸大量信息。

除了要跟上更快速度外，設(shè)計人員現(xiàn)在應(yīng)付的是硬件、軟件和固件的“設(shè)計融合”，嵌入式軟件、數(shù)字邏輯、模擬電路和印制電路板等不再是分離的開發(fā)單元，需要同時考慮分析，以有效解決現(xiàn)在越來越多的信號完整性問題。數(shù)據(jù)內(nèi)容按時間分割到不同的包上，出現(xiàn)錯誤的原因可能在應(yīng)用軟件本身，也可能是打包協(xié)議、數(shù)字邏輯或總線時序出錯。

純粹的邏輯設(shè)計已不夠用，如今的系統(tǒng)速度還有一些其它影響必須理解并考慮，但很多工程師卻不習(xí)慣于這樣思維。過去的數(shù)字設(shè)計師把精力主要放在信號之間的時序問題上，現(xiàn)在則必須考慮器件內(nèi)部及之間的信號參數(shù)問題，這些因素綜合起來導(dǎo)致信號完整性問題大幅度增加，使排除故障的工作比以前更難。

多數(shù)數(shù)字故障排除工作的第一道防線是邏輯分析儀，這種通用儀器使用戶能以多種格式存儲、觸發(fā)和觀察數(shù)字信號。連接到被測系統(tǒng)的探針把數(shù)據(jù)送到邏輯分析儀多個不同的通道，然后通過邏輯分析儀按時序顯示可及時看到數(shù)字脈沖串及其相關(guān)位置。狀態(tài)顯示格式以被測電路時鐘信號決定的時序來觀察數(shù)據(jù)，借助于反匯編程序和處理器軟件支持包能進(jìn)一步對這些結(jié)果進(jìn)行說明，邏輯分析儀可用低級二進(jìn)制方式表示高級指令。

邏輯分析儀有著很高通道數(shù)、深存儲記憶和高級觸發(fā)，可從眾多測試點上獲得數(shù)字信息，然后連續(xù)顯示信息。產(chǎn)生的時序圖清楚且便于理解，易于與預(yù)先設(shè)計的數(shù)據(jù)進(jìn)行比較，在二進(jìn)制水平確定系統(tǒng)工作是否正常。這些時序圖通常是尋找危及信號完整性問題的出發(fā)點。

但不是每個邏輯分析儀都適合現(xiàn)代快速串行總線數(shù)據(jù)速率下的信號完整性分析，它必須具備一些先進(jìn)的性能才能滿足這些要求，包括8GHz采集速率（125ps 時序分辨率）、成千個可配置通道、256M以上存儲深度、無轉(zhuǎn)接器高密度壓縮探針等等。除了這些硬件特性之外，目前高端邏輯分析儀還帶有高級分析軟件包，幫助用戶從獲得的二進(jìn)制數(shù)據(jù)上得到高級代碼并做出解釋，后一種特性在分析信息打包串行數(shù)據(jù)時是不可缺少的。

很多數(shù)字問題通過觀察缺陷數(shù)字信號的模擬波形顯示可以更好地理解，雖然問題以數(shù)字脈沖位置發(fā)生錯誤的形式出現(xiàn)，但原因可能與模擬特性有關(guān)。在小幅值信號轉(zhuǎn)化為錯誤邏輯狀態(tài)或當(dāng)上升時間緩慢而引起脈沖時序轉(zhuǎn)變時，這些模擬變化就會變成數(shù)字故障。

數(shù)字存儲示波器（DSO）可以捕捉每個數(shù)字周期的細(xì)節(jié)部分，直至一個脈沖或邊沿。DSO能抓到其它工具無法得到的一次性事件，特別是在高速信號環(huán)境下，DSO是發(fā)現(xiàn)諸如瞬變和抖動等問題的最佳工具。

與邏輯分析儀一樣，示波器如果要用于信號完整性測量，則必須滿足嚴(yán)格的性能指標(biāo)。現(xiàn)在的高級示波器在全采樣速率下多個采集通道上帶寬高達(dá)6GHz，記錄長度高達(dá)32M，另外還具有低電容移動探針以及多種自動化、分析和一致性測量軟件，可以滿足要求。

邏輯分析儀和DSO是兩種強(qiáng)大的信號完整性故障排除工具，隨著整合技術(shù)的最新進(jìn)展，將這兩種工具合在一起使其功能又得到增強(qiáng)。

數(shù)字信息和模擬波形都按時間排列，這樣就能以模擬方式檢查數(shù)字事件，例如數(shù)字波形中的突發(fā)脈沖錯誤，可以在示波器波形上看到信號上升沿異常，這種模擬信號異常可能是待測電路邏輯誤差造成的原因或結(jié)果。但不管是哪種情況，發(fā)現(xiàn)內(nèi)部模擬特性有助于設(shè)計人員更快追蹤問題。

信號完整性問題經(jīng)常以間歇式數(shù)字故障的形式出現(xiàn)，例如與抖動相關(guān)的錯誤在上百萬個周期中可能只出現(xiàn)一次，這類錯誤很難復(fù)制，因此難以發(fā)現(xiàn)。信號完整性測試可以發(fā)現(xiàn)電路板布局產(chǎn)生的最初問題，如端接不良的總線會產(chǎn)生反射和信號變形而影響數(shù)字性能，然后再一路追蹤數(shù)字錯誤直到變形的模擬信號，通過整合的邏輯分析儀/示波器證明數(shù)字錯誤確實與布局相關(guān)，而與邏輯無關(guān)。