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　　在數字IC設計的早期時代(1960年代初期)，電路都是手工制作，電路圖(圖解)都是用紙、筆和油印方式手繪而成。這些電路圖說明邏輯閘與相關運作功能，用以建置設計及其中的聯機。

　　每個設計團隊至少會有1位成員專精于執行邏輯、最小化與最佳化，最終導致更換1整群的通訊閘，以更快的速度執行同樣工作或者占用更少的硅芯片面積。

　　執行功能驗證–檢查設計是否按照計劃運作，通常由1群工程師來執行，圍坐在桌邊一邊看著電路圖，一邊說道：「呃，我覺得沒問題!」。同樣地，時機驗證–檢查設計是否符合所需的輸入/輸出與內部路徑延遲，而且沒有違反與任何內部緩存器(例如setup與hold參數)都是運用鉛筆和紙張來執行。

　　最后，用來排列邏輯通訊閘的結構以及彼此互連的整套圖，全都是手繪的。這些由正方形和長方形…等簡單圖形構成，會被用來制作光罩(photo-mask)，然后使用光罩制作實際硅芯片。

　　按照當今術語分類為「完全自訂」的最早的數字IC，因為構成個別組件的每個幾何元素的尺寸與外形都是分別手繪的。為了解決耗時及容易出錯缺點，電路圖繪制(schematic capture) 軟件包于是出現。在抽象的通訊閘層建立數字設計，就好像使用匯編語言制作軟件程序一般。

　　就效能與內存容量而言，組合程序堪稱為優良的建置，但是制作(capture)與驗證非常耗時，而且不易移到其它計算機延續開發。同樣地，通訊閘層描繪的制作與驗證也頗費時，且不容易移到新的晶圓廠或制程。

　　解決方案一旦必須轉移到C等程序規劃語言進行更高階的開發時，高階描繪就會轉譯成計算機所要求的機器語言指令。其優點是讓軟件開發人員迅速掌握程序意圖，進而驗證功能。此外，以C語言撰寫的程序也很容易移到其它計算機平臺。

　　一旦數字邏輯設計員開始轉移到所謂RTL(Register Transfer Level)的更高階的抽象化，就可以使用1980年代后期與1990年代初期登場的邏輯合成(Logic synthesis)技術，將RTL描繪轉譯成為對應的通訊閘層電路表(netlist)。這種「前端」合成技術獲得「后端」自動化布局與繞線(place-and-route)引擎補強，此引擎能取得通訊閘層電路表，并執行設計實體建置。

　　小型設計上，合成引擎在通訊閘層抽象化的成果，可能無法媲美手繪設計。但除了迅速而且簡潔地掌握設計意圖，大幅提高設計人員生產力外，合成引擎自動執行速度與面積取舍的能力，在在表示出合成引擎整體表現還是較手繪更好。

　　模擬工具的演進

　　模擬電路的計算機輔助設計與驗證工具發展，遠早于數字電路。晶體管、電阻、電容與電感器…等獨立組件設計工作，通常會先建立設計的實體原型，再將之納入測試，測量實際值，以判斷其效能，調整組件值并因應必要新增/移除組件，以達到成效。

　　60年代后期與70年代初期，許多大學與商業公司著手開發模擬仿真器。這些程序讓學生與工程師們能仿真模擬電路運作，而不必實際建立電路。最著名的早期仿真器是加州大學柏克萊分校開發的Simulation Program with Integrated Circuit Emphasis(SPICE) ，在70年代初期廣受歡迎。

　　幾年下來，模擬仿真器在基本模型與算法演進下，及仿真引擎效能方面有了長足的進展，現今模擬設計與驗證工具，基本上都受限于繪制與仿真晶體管層電路圖。

　　? 以高度抽象化的方式描繪模擬功能，然后運用這些描繪來產生晶體管層等效電路。

　　? 自動使模擬電路最佳化。

　　? 自動布局與繞線模擬電路。

　　結果就是模擬集成電路，仍然絕大多數采自訂、且需手工繪制方式進行。除了昂貴、耗時而且錯誤百出外，這種晶體管層設計作法無法讓既有設計輕松轉移到新的晶圓廠或制程/技術節點，反而設計的移植必須打從建置電路開始。這說明了最先進的數字設計已堂堂邁入45奈米技術，但最先進的模擬設計仍停留在90奈米，甚至許多模擬設計仍深陷130奈米和250奈米的泥淖中，而這是5到10年前的技術。

　　混合訊號工具演進

　　截至目前為止，真正混合訊號解決方案方面的工具進展相當緩慢。如前所述，為滿足成本、尺寸、重量與耗電需求，模擬與數字功能將會結合在單一「混合訊號」裝置上，有些EDA公司還嘗試「栓合(bolt together)」既有的模擬與數字仿真引擎。

　　傳統上，專精于數字設計的公司大多嘗試購買既有、成熟的模擬解決方案，藉以來解決問題。動機就是要透過取得模擬公司的客戶基礎擴大市占，但結果還是無法整合一大堆零散片段工具。即使是當代「最新」混合訊號與完全自訂設計環境，數字與模擬設計團隊都還是各干各的，甚至完全不知道對方在做甚么。2個領域的人員在芯片完成時才首度看到對方的情形屢見不鮮，此時模擬與數字區塊早就已布局、繞線完畢了。然而芯片的完成通常都是手工作業，包含芯片投產(tapeout)前才會發生的許多工作。因為缺乏自動化，芯片完成的作業與處置通常都無法回饋到主設計流程，導致未來設計中重復運用的重大問題。(本文由MAGMA產品經理提供)

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　　圖說：在傳統設計環境中，自訂布局以及標準單元布局與繞線之間的循環可能會增加好幾個星期的芯片開發時間。

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　　圖說：Titan Chip Finishing系統包含線路布局編輯軟件，并提供完整Quartz LVS驗證解決方案。

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　　圖說：Titan自動布線可讓生產力更為提升。