要求： 完成占空比（高電平占一個時鐘周期的比例）為0.25的8分頻電路模塊的Verilog設計，并且設計一個仿真測試用的Verilog程序，從時序上驗證分頻電路模塊的正確性。

　　整數(shù)分頻器的設計原理

　　1.1 偶數(shù)倍分頻

　　偶數(shù)分頻器的實現(xiàn)非常簡單，通過計數(shù)器計數(shù)就完全可以實現(xiàn)。如進行N倍偶數(shù)分頻，就可以通過由待分頻的時鐘觸發(fā)計數(shù)器計數(shù)，當計數(shù)器從0計數(shù)到N／2-1時，輸出時鐘進行翻轉(zhuǎn)，并給計數(shù)器一個復位信號，以使下一個時鐘從零開始計數(shù)。以此循環(huán)，就可以實現(xiàn)任意的偶數(shù)分頻。

　　1.2 奇數(shù)倍分頻

　　奇數(shù)倍分頻有兩種實現(xiàn)方法，其中之一完全可以通過計數(shù)器來實現(xiàn)，如進行三分頻，就可通過待分頻時鐘上升沿觸發(fā)計數(shù)器來進行模三計數(shù)，當計數(shù)器計數(shù)到鄰近值時進行兩次翻轉(zhuǎn)。比如可以在計數(shù)器計數(shù)到1時，輸出時鐘進行翻轉(zhuǎn)，計數(shù)到2時再次進行翻轉(zhuǎn)。這樣，就在計數(shù)值鄰近的1和2進行了兩次翻轉(zhuǎn)。如此便實現(xiàn)了三分頻，其占空比為1／3或2／3。

　　如果要實現(xiàn)占空比為50％的三分頻時鐘，則可通過待分頻時鐘下降沿觸發(fā)計數(shù)，并以和上升沿同樣的方法計數(shù)進行三分頻，然后對下降沿產(chǎn)生的三分頻時鐘和上升沿產(chǎn)生的時鐘進行相或運算。即可得到占空比為50％的三分頻時鐘。這是奇數(shù)分頻的第三種方法。這種方法可以實現(xiàn)任意的奇數(shù)分頻。如將其歸類為一般的方法：對于實現(xiàn)占空比為50％的N倍奇數(shù)分頻，首先要進行上升沿觸發(fā)以進行模N計數(shù)，計數(shù)選定到某一個值再進行輸出時鐘翻轉(zhuǎn)，然后過（N-1）／2再次進行翻轉(zhuǎn)，就可得到一個占空比為50％的奇數(shù)n分頻時鐘。再同時進行下降沿觸發(fā)的模N計數(shù)，當其到達與上升沿觸發(fā)輸出時鐘翻轉(zhuǎn)選定值相同時，再進行輸出時鐘翻轉(zhuǎn)，同樣，經(jīng)過（N-1）／2時，輸出時鐘再次翻轉(zhuǎn)以生成占空比為50％的奇數(shù)n分頻時鐘。將這兩個占空比為50％的n分頻時鐘相或運算，就可以得到占空比為50％的奇數(shù)n分頻時鐘。

　　3、 實驗步驟和程序

　　`timescale 1ns / 1ps

　　module odd_division（clk，rst，count，clk_odd）;

　　input clk，rst;

　　output clk_odd;

　　output［3:0］ count;

　　reg clk_odd;

　　reg［3:0］ count;

　　parameter N = 8;

　　always @ （posedge clk）

　　if（！ rst）

　　begin

　　count 《= 1‘b0;

　　clk_odd 《= 1’b0;

　　end

　　else

　　if （ count 《 N/4-1）

　　begin

　　count 《= count + 1‘b1;

　　clk_odd 《= 1’b1;

　　end

　　else if （count 《 N/2-1）

　　begin

　　count 《= count + 1‘b1;

　　clk_odd 《= 1’b0;

　　end

　　else

　　begin

　　count 《= 1‘b0;

　　end

　　endmodule

　　test file：

　　`timescale 1ns / 1ps

　　module test2;

　　// Inputs

　　reg clk;

　　reg rst;

　　// Outputs

　　wire ［3:0］ count;

　　wire clk_odd;

　　odd_division uut （

　　.clk（clk），

　　.rst（rst），

　　.count（count），

　　.clk_odd（clk_odd）

　　）;

　　always #10 clk=~clk;

　　initial begin

　　clk = 0;

　　rst = 0;

　　#100;

　　#10 rst=1;

　　end

　　endmodule

　　4、 測試數(shù)據(jù)記錄和結(jié)果分析

　　5、 實驗結(jié)論和體會

　　注意事項：

　　1.請獨立完成實驗和報告，紙質(zhì)報告每周交一次。

　　2.每次實驗時請在C盤根目錄中創(chuàng)建一個以本人班級學號如BX10040322命名的文件夾，在這文件夾下創(chuàng)建工程，最后壓縮這個文件夾并上傳后刪除。

　　3.實驗成績分為兩部分：一為實驗現(xiàn)場操作分（包括程序編寫、得出結(jié)論等），二為報告分。

　　4.實驗步驟和程序分為三部分：一為基本步驟，二為程序流程圖（也可以為算法的文字或公式說明）或狀態(tài)圖，三為程序源代碼（可以不用全寫，只寫出關(guān)鍵部分的程序）及其說明。

　　5.實驗結(jié)論和體會：一為實驗結(jié)論，二為討論當前設計的不足及其改進設想。

　　6.測試數(shù)據(jù)記錄和結(jié)果分析：Verilog程序綜合出來的RTL圖（電路很復雜時不做要求）；時序仿真結(jié)果（必備），可以抓圖后打印出來貼在報告上，但必須對圖里的結(jié)果有詳細的文字說明。可參考以下案例格式寫

　　圖1比較器模塊RTL圖

　　圖1為程序綜合出來的四個比較器的RTL圖，當計數(shù)值小于ROM數(shù)據(jù)時，比較器輸出高電平；當計數(shù)值大于ROM數(shù)據(jù)時，比較器則輸出低電平。比較器的輸出為步進的四相輸入端提供PWM波形，從而達到PWM控制。

　　比較器的輸入端：

　　a：對應PWM _ROM模塊的輸出信號。

　　b：對應十六進制計數(shù)器（PWM計數(shù)器）的輸出信號。

　　比較器的輸出端：

　　agb：輸出a端信號與b端信號的比較值。

　　圖2比較器模塊仿真波形圖

　　仿真結(jié)果說明：

　　當a端信號大于b端信號時，比如a為15而b為0時，輸出端agb輸出高電平信號“1”；反之，輸出端agb輸出低電平信號“0”。