引言

隨著數字技術和計算機技術的完善，數字化儀的采樣率有很大的提高。目前，已有采樣率10GS/s的數字化儀產品，可處理5GHz的模擬信號。數字化儀的采樣率提高的根本原因在于AD采樣芯片的速度的提高以AD5463為例，AD5463為12位的AD采樣芯片，其采樣率可高達500MSPS。隨著器件時鐘頻率日益提高，信號完整性問題變得更加嚴重。對大多數電子產品而言，當時鐘頻率超過100MHz時，信號完整性問題就變得很重要。時鐘頻率的升高使得控制傳輸線的特征阻抗和良好的端接變得很重要。特征阻抗不發生突變以及良好的端接將從根本上消除振鈴現象，并且在某些條件下一定程度地減小串擾和地彈以及軌道塌陷。HyperLynx為Mentor公司的產品，該軟件可提供布局布線之前的前仿真和布局布線后的后仿真。用HyperLynx計算差分阻抗可以簡化設計過程并且得到更為有效和精準的結果。

采集板的技術指標和關鍵器件的選擇

本次設計中高速數據采集板的技術指標如下：a）垂直分辨率12bit；b）雙通道同時工作交替采樣，單通道采樣率為500MSPS；c）有效分辨率位數大于等于10bits；d）信噪比SNR》62dB。該采集板系統的主要器件有ADC芯片，時鐘芯片和通道上的模擬放大器和濾波器。

通過對性能指標的綜合分析，我們選擇ADS5463為我們的ADC芯片，AD9517-3為時鐘芯片。數據采集板中遇到的阻抗匹配問題主要集中在這兩個芯片上。

ADS5463的采樣率為500MSPS，垂直分辨率為12bits，有效分辨位數為10.5bits。ADS5463的時鐘信號輸入幅值范圍很寬，輸入的時鐘信號峰峰值最大可達到3伏。ADS5463的信噪比和時鐘信號的幅度、共模電壓的大小、溫度以及供電電壓的紋波等因素有關。其中時鐘信號的幅度對信噪比影響較大，時鐘信號的峰峰值越高信噪比越高。數據輸出的格式為LVDS電平。

AD9517為可編程的12通道的時鐘產生器。AD9517內置有2GHz的VCO，可產生最高800MHz的LVDS時鐘信號以及1.6GHz的LVPECL時鐘信號。通過對寄存器的設置可以產生不同電平標準以及不同頻率的時鐘輸出信號。

為了盡量增大ADS5463的信噪比，AD9517的輸出時鐘采用LVPECL電平。LVPECL的信號擺幅為800mV，輸出阻抗很低，因此它有很強的驅動能力。ADS5463的輸出為LVDS電平、AD9517的輸出為LVPECL電平，二者均為差分信號。為了控制差分線的阻抗并且找到一個良好的端接方案，下面引出差分阻抗的定義。

差分線的阻抗

對于FR4材料的邊緣耦合微帶線，差分阻抗近似為：

式中，Zdiff表示差分阻抗，單位為Ω；Z0表示未耦合時的單端特性阻抗；s表示信號線邊沿的間距，單位是mil；h表示信號線與返回路徑平面間的介質厚度；FR4介質的介電常數決定了式中的兩個系數0.48、0.96。

對于FR4材料的邊緣耦合帶狀線，差分阻抗近似為：

式中，FR4介質的介電常數決定了式中的兩個系數0.37、2.9，b表示平面間總的介質厚度，其余同公式（1）。

傳輸線中，導線引起的總衰減為：

式中，Len表示傳輸線的長度，單位為in；Z0表示傳輸線的特征阻抗，單位為Ω；w表示線寬，單位為mil；f表示正弦波頻率分量，單位為GHz；Acond表示導線引起的總的衰減，單位是dB；36這個參數和FR4介質的介質耗散因子tan（δ）有關，FR4的介質耗散因子tan（δ）為0.02。

傳輸線的阻抗匹配和端接

為了使AD采集系統滿足設計指標，借助HyperLynx仿真軟件的輔助，完成對ADS5463采集系統的板級仿真，減小甚至消除因為阻抗不匹配或者端接錯誤而帶來的振鈴，使AD采集系統可以正常工作在指定的頻率（500MHz）。并應用上文的公式（1）（2）（3）對實驗結果進行計算和分析。

高速數字采集板的信號完整性驗證板的疊層結構如圖1所示。

圖1 驗證板的疊層結構

為了使多層印制板在正常工作時能夠滿足電磁兼容和敏感度標準，在進行多層印制板的分層及堆疊設計時應該從信號的返回路徑及電源和地層的阻抗這兩個方面考慮。

對于多層板中的傳輸線，驅動器受到的阻抗主要由信號路徑和與之最近的平面構成的阻抗決定的，而與實際連接在驅動器返回端的平面無關。對于高速數字板而言，信號線的良好端接變的很重要。我們希望驅動器受到的阻抗是可以控制的，這樣易于在設計時對信號線進行良好的端接。為了滿足阻抗可控的要求，在設計高速數字板時要求布線層應安排與映像平面層相鄰，重要的信號線應該緊鄰地層。這里的映像平面層指的是電源層和地層，即信號的返回路徑應該是電源層或者地層。板上的信號層InnerSignal1遵循上述設計原則。InnerSignal1與GND1和VCC1兩個映像平面層相鄰，形成了帶狀線結構，在設計時方便通過控制介質的厚度和走線寬度來控制傳輸線的特征阻抗。

除了信號的返回路徑，電源和地阻抗也是在分層時要考慮的一個因素。為了減小地彈和軌道塌陷，在設計時應該盡量的減少電源和地之間的感性阻抗。為了盡可能的減少電源和地之間的感性阻抗，要求電源平面和地平面相鄰并且盡可能的靠近。FPGA的核電壓布在VCC2電源層。板上的電源層VCC2和GND層相鄰并且介質厚度僅為5mil，這將使VCC2和GND之間的感抗較小。

驗證板上的器件為：AD9517時鐘芯片一片用于給ADS5463提供時鐘，ADS5463一片用于數據采集，兩片FPGA為Altera公司的StratixII系列的EP2S60用于接收和處理AD采集后的數據，LT1764五片用于提供板上的電源。

首先對ADS5463的時鐘線進行分析。為了使ADS5463有一個較高的信噪比，AD9517的輸出時鐘設為LVPECL電平。驗證板上由AD9517到ADS5463的時鐘線布局如圖2所示。

圖2 時鐘線的PCB布局圖

對時鐘信號采用交流耦合并聯端接的方式。圖2中的R517為并聯端接電阻，阻值為100Ω。C523和C522為交流耦合隔直電容，容值為0.1nF，C523和C522的存在將使ADS5463的時鐘信號以ADS5463自帶的2.5V參考電平作為共模電壓。R515和R516為零，在本設計中不起作用。由于LVPECL輸出為射隨輸出結構，故需要兩個電阻拉到一個直流偏置電壓。電阻R513和R514用來提供偏置電壓，電阻值為200Ω。時鐘線clk-、clk+布局在頂層，為一對邊緣耦合微帶線。微帶線clk-、clk+的結構為：s=4mil，h=5mil、Z0=62.72Ω，介質為FR4。由式（1）可計算得Zdiff=99.03Ω。顯然，傳輸線的特征阻抗和端接電阻R517的阻值相差很小，時鐘信號存在極輕微的反射。利用HyperLynx仿真軟件對時鐘線clk-、clk+進行仿真。ADS5463的時鐘輸入端接收到的時鐘信號的眼圖如圖3所示。

圖3中六邊形的部分和矩形的邊框為眼圖的測試模板，其他部分為接收端的眼圖。對于LVPECL電平而言，噪聲容限為200mV。輸出電壓典型值為800mV，最大閾值電壓為300mV。ADS5463的上升時間和下降時間的典型值為500ps（注：這里的上升時間和下降時間指的是上升沿和下降的20%到80%這一段長度所占用的時間）。根據這些參數我們設定用于眼圖測試的模板。用于眼圖測試的模板是圖3中的六邊形。

圖3 時鐘信號的眼圖

仿真的結果顯示：眼圖的寬度為1ns，眼圖張開的高度約為850mV，過沖的高度約為80mV，接收端的眼圖并未碰到模板。從上述分析來看，由ADS5463接受到的差分時鐘信號符合LVPECL電平的標準，可以在AD采集系統中使用。仿真的眼圖并不完美，眼圖中產生的小幅度的振鈴及過沖與端接電阻、隔直電容以及提供偏置電壓的電阻處的短樁線所引發的阻抗突變有關。減小這些短樁線的長度會進一步提高眼圖的質量。

除了時鐘線以外，板上另一組需要仿真的重要信號線是ADS5463的數據線。ADS5463將AD轉換后的數據通過12位數據總線送往StratixII進行處理。完成對AD時鐘線的仿真后，下一步對AD的數據線進行仿真。板上的數據線布局如圖4所示。

圖4 數據線的PCB布局圖

驗證板上第二組傳輸線為數據線D5+/D5-。該差分線為ADS5463到StratixII之間的數據線。ADS5463為發送器、StratixII為接收器，StratixII提供100Ω的片上端接。數據的傳輸速率為500MHz，LVDS電平。第二組傳輸線的長度為2.83in，傳輸線絕大部分在Signal1信號層，只有極短的部分在頂層。對于D5+這根傳輸線位于頂層的微帶線的長度為105.86mil（0.10586in），對于D5-這根傳輸線位于頂層的微帶線的長度為95.07mil（0.09507in）。即發生阻抗突變的傳輸線的長度足夠短，雖然依舊發生了反射但這些反射卻被信號的上升或者下降沿遮蓋住了，這些反射對傳輸線的信號完整性產生的影響可以被忽略。傳輸線D5+/D5-的特征阻抗由在Signal1信號層的部分決定。

對于D5+/D5-在信號層Signal1部分的帶狀線而言；Z0=52.43Ω、b=12mil、s=9mil、介質為FR4。由式（2）的Zdiff=99.13Ω。即帶狀線的差分阻抗為Zdiff=99.13Ω。

利用HyperLynx仿真軟件對ADS5463的數據線D5-、D5+進行仿真。接收端的StratixII得到的數據信號的眼圖如圖5所示。

圖5 數據信號的眼圖

圖5中六邊形的部分和矩形的邊框為眼圖的測試模板，其他部分為接收端的眼圖。對于LVDS電平而言：TIA/EIA-644A標準規定，如噪聲容限為147mV，則最小輸出差動電壓為247mV，最大閾值電壓為100mV。StratixII系列器件的LVDS接口的下降時間最大為180ps，上升時間最大為160ps（注：這里的上升時間和下降時間指的是上升沿和下降的20%到80%這一段長度所占用的時間）。根據這些參數我們設定用于對眼圖測試的模板，用于眼圖測試的模板為圖5中的六邊形。

仿真的結果顯示：接收端眼圖的寬度為2ns，接收端眼圖的高度約為300mV，大于LVDS接收端要求的最小眼圖高度200mV，接收端振鈴小于20mV。接收端的眼圖并未碰到模板。傳輸線D5+/D5-完全可以完成500MHz數據傳輸的任務。

圖5顯示的眼圖并不完美，有輕微的塌陷和很小的振鈴。除去傳輸線D5+/D5-在不同層的部分阻抗不完全相同存在輕微的反射以外，造成D5+/D5-眼圖有一定振鈴的原因在于過孔影響。介質損耗和趨膚效應則導致了眼圖的輕微塌陷。

在高密度的電路板中信號線的穿層不可避免的帶來了過孔。信號線的過孔的阻抗一般是在25Ω到35Ω。過孔的阻抗不連續來自于傳輸線和過孔處的電磁場的不連續以及除了電源和地平面外過孔處回流路徑的缺失。

對于因為過孔導致的阻抗突變而帶來的反射，在設計中通常采用在過孔附近增加地過孔的方法來改良信號的質量。增加的地過孔起到了傳輸線上過孔處回流路徑的作用。

導線上單位長度的損耗有兩部分組成：一部分是由導線損耗引起的衰減，一部分是由介質損耗引起的衰減。趨膚效應是引起導線損耗的主要原因。介質的耗散因子tan（δ）則是引起介質損耗的主要原因。根據公式（3），在D5+/D5-這段傳輸線上產生的衰減為：Acond =0.3453dB。輸入FPGA的電壓幅值為ADC輸出電壓幅值的96%。

通過更換介質材料可以減少導線帶來的損耗，進而改善信號的質量。FR4的損耗因子tan（δ）為0.02，是常用的板材中較高的。更換板材，如圖5中六邊形的部分和矩形的邊框為眼圖的測試模板，其他部分為接收端的眼圖。對于LVDS電平而言：TIA/EIA-644A標準規定，如噪聲容限為147mV，則最小輸出差動電壓為247mV，最大閾值電壓為100mV。StratixII系列器件的LVDS接口的下降時間最大為180ps，上升時間最大為160ps（注：這里的上升時間和下降時間指的是上升沿和下降的20%到80%這一段長度所占用的時間）。根據這些參數我們設定用于對眼圖測試的模板，用于眼圖測試的模板為圖5中的六邊形。

仿真的結果顯示：接收端眼圖的寬度為2ns，接收端眼圖的高度約為300mV，大于LVDS接收端要求的最小眼圖高度200mV，接收端振鈴小于20mV。接收端的眼圖并未碰到模板。傳輸線D5+/D5-完全可以完成500MHz數據傳輸的任務。

圖5顯示的眼圖并不完美，有輕微的塌陷和很小的振鈴。除去傳輸線D5+/D5-在不同層的部分阻抗不完全相同存在輕微的反射以外，造成D5+/D5-眼圖有一定振鈴的原因在于過孔影響。介質損耗和趨膚效應則導致了眼圖的輕微塌陷。

在高密度的電路板中信號線的穿層不可避免的帶來了過孔。信號線的過孔的阻抗一般是在25Ω到35Ω。過孔的阻抗不連續來自于傳輸線和過孔處的電磁場的不連續以及除了電源和地平面外過孔處回流路徑的缺失。

對于因為過孔導致的阻抗突變而帶來的反射，在設計中通常采用在過孔附近增加地過孔的方法來改良信號的質量。增加的地過孔起到了傳輸線上過孔處回流路徑的作用。

導線上單位長度的損耗有兩部分組成：一部分是由導線損耗引起的衰減，一部分是由介質損耗引起的衰減。趨膚效應是引起導線損耗的主要原因。介質的耗散因子tan（δ）則是引起介質損耗的主要原因。根據公式（3），在D5+/D5-這段傳輸線上產生的衰減為：Acond =0.3453dB。輸入FPGA的電壓幅值為ADC輸出電壓幅值的96%。

通過更換介質材料可以減少導線帶來的損耗，進而改善信號的質量。FR4的損耗因子tan（δ）為0.02，是常用的板材中較高的。更換板材，如RogersRF35（損耗因子為0.0018），我們可以在接收端得到質量更好的眼圖。

實測結果

通過上文的理論計算和仿真，在HyperLynx的輔助下解決了500MSPS采樣率的AD系統的核心問題即：時鐘和數據的信號的完整性。上述仿真結果應用于實際工程中取得了較為理想的效果，實現了AD采樣系統的技術指標。圖6為用Tektronix示波器看到的ADS5463時鐘信號的眼圖。

圖6 ADS5463時鐘信號的眼圖

結論

應用HyperLynx的仿真，使得對高速采集板上的阻抗控制變得簡單。通過前仿真和后仿真我們能在投版制板之前找到并解決板子中隱藏的信號完整性問題，使得板子一次成功的概率大大提高。相比于價格高昂并且繁瑣的EMI測試，HyperLynx提供了一個更為經濟有效的設計方法，并且在很大程度上節省了開發周期，使產品更有競爭力。