摩爾定律沒失靈，EDA行業在保持贏利的情況下受到挑戰。要保持盈利，就需要將重點從硅結構設計轉到系統產生上來。

要點

● 加工技術的進步正向傳統的 ASIC 設計方法提出挑戰。

● 使用應用處理單元的群集器將會把開發負擔轉移給軟件。

● ESL 將成為 EDA 市場中發展最快的部分。

● 設計師將增加 FPGA 和 結構化 ASIC在系統中 的使用量。

EDA 行業是一個服務性行業。它的成長方式仰賴于它所服務的行業的發展方向與實力。半導體行業一直是，而且將始終是EDA 成長的首要動力。消費類產品業已取代IT（信息技術）成為對 EDA 公司開發的產品類型有決定性影響的第二個最重要動力。這兩種動力產生了對 EDA 工具需求的重大變化，于是，EDA 行業工具的類型正面臨一個重大的轉變，以滿足新的市場與另外的需求。

半導體行業具有新的能力支持制作越來越小的晶體管幾何圖形，從而影響著 EDA 行業。這種演進并不新鮮。科學家摩爾（Gordon Moore）在 40 年前就說過，一個器件上的晶體管數量將會每 18 個月翻一番。半導體行業很快就把這一論述稱為“摩爾定律”。摩爾的預言迄今已成為現實，半導體制造能力達到在一塊晶圓片上制造出越來越小的晶體管的加工程序，即節點，從而提高加工技術。對可實現工藝的預測表明，摩爾定律至少在今后 6 ～ 8 年內仍然有效。在幾乎所有的情況下，半導體制造廠只要在一塊芯片上制作出比以前工藝尺寸更小的晶體管，只要暫時加大芯片尺寸，就能實現晶體管數量翻一番的預測。今后10年晶體管數量能否繼續翻番并不明朗，而且將取決于新技術，而不是取決于現有方法的不斷改進。

新世紀的演進

新世紀之初，工程師可以通過光學方法形成標稱幾何尺寸為 0.18 微米的幾何圖形來制造器件。直到那時為止，設計所需的尺寸是工程師面臨的最有挑戰性的障礙。但是，你在一塊芯片上做的設計越大，問題就越復雜。EDA 工具必須既能處理較大的設計數據庫，又能處理設計層次。工程師采用層次法將設計分成許多可管理的部分。每一部分都是一個單元，內含一個功能和一個有明確定義的接口。為了應對每一單元的復雜性，工程師們使用支持 RTL（寄存器傳輸級）抽象的 HDL（硬件描述語言），如 Verilog 或 VHDL。邏輯合成工具利用生產該器件的工廠所特有的基本邏輯塊庫，將這種描述轉換成由門組成的網表，布局與布線工具產生制造掩模所需的拓撲結構，以便生產器件。這種方法幾乎無例外地適用于0.18 微米工藝節點。

2002 年，半導體技術又向前邁進了一步，開始支持 0.13 微米特征尺寸。從表面上看，這一步幾乎是制造工藝的正常演進。然而，這一步卻帶來了重大的突變，從而需要使用新的設計與制造方法，并產生了很多新問題。對光刻膠上電路圖形曝光所需的光源波長要小于可見光，因此制造商使用 RET（中間掩模增強技術）和 OPC（光學鄰近效應校正）技術來實現所需的線條銳度，因而要求 EDA 工具用新的或增強的 DFM（可制造性設計）工具支持新的制造方法。

較小晶體管幾何圖形帶來的其他許多后果，對設計方法產生了更大的影響。有兩個因素尤其需要新的開發工具：一個是邏輯門的尺寸，現在一般小于將門互連起來的跡線，另一個是跡線的寬度有時比跡線的高度還小。在第一種情況下，工程師必須使用新工具來正確地預測電路的物理與邏輯行為；在第二種情況下，工程師需要考慮寄生效應，因為它可能會使跡線變成天線。EDA 供應商必須開發一套新工具，以支持設計師采用 0.13 微米工藝。物理綜合代替了邏輯綜合。物理綜合工具要與布局布線工具協同工作，以確定電路的拓撲結構，因為由此產生的電路的功能特性和物理特性都會影響電路的正確性。在 2004 年，領先的設計人員已用 90 納米工藝進行 IC 設計，半導體制造商展示了用 65 納米工藝制造的試驗性電路。65 納米技術能早至2005年后期用來制造器件。

從摩爾定律產生直到 0.13 微米工藝節點為止，設計師只需懂得邏輯設計就能設計出實用的 IC。如今，由于需要使用物理綜合，設計師必須懂得支配電路行為的基本物理定律。不幸的是，在大學期間受這方面良好培訓的設計師寥寥無幾。這種情況就給EDA 工具增加了很大負擔，其中包括幫助用戶解決他們并不完全理解的問題。雖然 EDA 制造商已經并繼續將大量資源投入到新工具的開發和改進方面，但是，在半導體行業的制造能力與設計師和EDA 工具高效率而又經濟地開發電路的能力之間的差距正在 加大。這一狀況導致半導體制造廠開工不足，從而最終增加了晶圓片成本。

消費類產品特別是通信和圖形設備，已替代計算引擎和信息存儲產品，成為系統制造商的主要市場。這些系統公司是 EDA 供應商的最重要客戶，它們的技術需求和經濟需求直接影響 EDA 行業的興衰。消費類產品與 IT產品之所以不同，乃是因為消費類產品的市場窗口比較短，對價格競爭比較敏感。一家公司要想取得成功，就必須快速開發產品，開發時間一般都不到一年，并以足夠快的速度回收開發成本，這樣產品才有獲利機會。Cadence 設計系統公司主席兼首席執行官 Ray Bingham 利用一家研究公司 IBS的數據預測，用 90 納米工藝制造的典型產品需要投資 5500 萬美元以敷 NRE（非經常性工程）費用。一家指望實現收入等于其投資 10 倍這一正常目標的公司，要靠該產品獲得 5.5 億美元的收入。由于消費市場不斷需要新功能和新穎產品，公司必須開發一個很大的產品市場，快速地獲得收入來補償開發成本。在一個產品的市場壽命周期內，15 倍于投資的收入將達 8.25 億美元。當你考慮到一種消費類產品的典型市場壽命不到 18 個月時，鮮有公司能達到上述兩個目標中第一個目標，更不用說第二個目標了。

新的解決方案

當一個問題的解決方案太難實現時，大多數工程師都會去嘗試一種不同的方法。甚至在 0.13 微米工藝節點，SOC（單片系統） 器件設計師正愈來愈多地使用軟件來實現所需功能。IBS 公司計算了各種工藝節點的軟件和硬件的平均開發成本。在功能縮減的同時，軟件開發所占的百分比隨著特征尺寸的縮小而繼續增大，軟件開發成本也成比例地增長。0.13 微米制造工藝已經提供的工作特性，能使處理器維持足夠快的執行速度，從而使工程師可以用軟件替換硬件來實現許多功能。當然在執行速度至關重要的情況下，專用硬件仍是一種較好的選擇。但是，這些情況曾一度普遍存在，以至成為整個 ASIC 行業的需求，而現在則越來越少見。

當 65 納米加工技術及更小尺寸加工技術具備規模生產能力時，其加工速度將使人們在大多數情況下有可能采用專用處理單元。設計師將能在一塊芯片上包括幾個處理單元以及足以存儲復雜應用程序的內存。為確保最高的處理速度與合適的帶寬，處理單元必須通過一個網絡進行通信，這是因為一條總線會太大，并會構成一個在避免相關寄生現象時要制造的具有挑戰性的物理結構 。COD（clusters on die，單片群集器）將代替 SOC。幾個 APU（應用處理單元）通過片上網絡進行通信，協同提供實現一個系統所需的處理能力。一種COD 體系結構的兩個普通實例。上部示出一種普通解決方案；下部則示出一種更專用的體系結構，其中 APU 有專用的內存，或者可以共享一個專用的內存空間。

除了一些處理單元和內存以外，工程師還要處理芯片上的某些定制區域，這些區域可用來以硬件為中心實現各種功能。由于受經典 ASIC 和結構化 ASIC 的共同影響，用于這一區域的技術的選用將有所不同。如果芯片上有群集器的計算能力可供利用，則是否需要重新可編程尚不明朗。可能性很大的是，這種“芯片”實際將由至少兩片組成—— 一片包含數字邏輯電路，另一片包含模擬電路。這種物理分割將是用不同的工藝分別制作數字和模擬邏輯電路所必需的。這一方法有幾個優點：它能繼續得益于新的加工技術；它使用大型的宏塊；它可以讓用戶通過重新編程來使產品升級，從而降低一個產品系列在市場壽命期內的成本。

一直從事通用 CPU 業務的公司如 Intel公司、AMD公司、TI公司、Motorola公司和 IBM公司，都可能進入 COD 市場，并提供強大的計算平臺，各個系統公司可能會以它們首先使用大型主機，然后使用微型電腦，最后使用微處理器的方式使用這些平臺。設計師的主要工作將從設計硅門電路轉變為設計大多由軟件實現的方法。這種方法盡管乍看起來是革命性的，但實際上卻是過去幾年來開發的各種技術與市場的演進。這些技術與市場領域包括可重配置的指令處理器、IP（知識產權）開發與銷售、軟/硬件協同設計（也稱為 ESL 設計，即電子系統級設計）、結構化 ASIC以及可重配置的硬件系統。

IBM 公司通過與 Xilinx 簽訂包含 PowerPC芯 核的分銷協議，在IP市場上獲得 了寶貴的經驗。盡管大多數的反饋只是來自 FPGA 產品，但客戶也在 ASIC 產品中使用 FPGA。在處理器芯核領域，ARM 公司的標準處理器芯核處于領先地位，而Tensilica 公司的可配置處理器則首屈一指。此外，CoWare公司 推出的 LisATek 系列產品，能幫助設計師開發專用處理器。Tensilica公司報道說，它有好幾個客戶在一塊芯片上使用多至 6個可配置處理器，并修改指令集，以便生產專用處理器。 Synopsys 公司正在著重向 IP 市場進軍。Synopsys 公司主席兼首席執行官 Aart de Geus 說：“系統設計就是有系統地反復使用IP。”設計師很可能就是用 IP 來填充 COD 可配置部分中的大部分可用空間。這樣，他們就可以利用經過驗證的芯核來縮短開發時間，提高可靠性。

Arteris公司 正在開發單片網絡技術，該技術基于一種以獲專利的交換結構方案，用來管理多用途數據包。該公司聲稱，它的方案與許多商用總線協議兼容，其中包括 OCP 和 AMBA。為了達到能使產品盈利的成品率水平，半導體制造商、EDA 廠商以及最終用戶將不得不合作開發產品，因為在使用 VDSM（極深亞微米）制造工藝時，在工作流程早期做出的設計決策將對產品可制造性程度造成影響。設計師必須更加熟悉制造工藝，而制造工程師也必須學會評估折衷的設計成本。正如你能看到的，VDSM 項目錯綜復雜，將需要把大量投資不僅用在開發方面，而且還要用在培訓和項目管理方面。所以，在大多數情況下，制造可編程的標準部件要比單純制造 ASIC 器件更有意義。

ASIC 設計的演進

Virage Logic 公司總裁兼首席執行官 Adam Kablamian 在今年 EDAC（電子設計自動化論壇）上演講時指出：盡管 EDA 是電子行業中最小的領域，但所有其它領域都要依靠它的能力才能成功。COD 產品的出現將增大 EDA 市場的規模，因為用于這些產品的軟件應用開發需求足以補償 DFM 工具銷售量的下滑。Kablamian 還預計：隨著EDN 領域的供應商進入 SIP（半導體知識產權）市場，與半導體領域相關的一些收入將轉移至EDA領域。SIP是一個新術語，它取代“硬宏”來描述那些以“立即制造“的格式銷售的芯核。SIP的優點是半導體制造商已驗證了SIP的可制造性，因此，系統結構師可以馬上把SIP集成到設計中，而無需擔心成品率問題。SIP供應商將需要提供各種芯核的行為模型，TenisonEDA 公司和 Carbon Design 公司都提供能產生可執行的模型的工具，兩家公司可以推銷這些模型，但卻仍能保護原始設計的IP價值。

供應商產品收益分配上的大變化，將是前端工具收益增長，后端工具收益下降。Dataquest 公司首席分析師 Gary Smith 幾年前就預測 ESL 市場會很快擴展并多樣化。設計復雜度的增加要求工程師們在比 RTL 更高的抽象層次上工作，出于不同的，但卻是重要的復雜性原因，半導體制造商必須加大對后端轉換的控制。優化一個設計可制造性的復雜程度使 RTL 交接成為一項標準。支持這種方法的半導體制造商寥寥無幾，因為許多客戶仍然相信他們必須直接參與芯片的布局。但現在情況已經越來越明顯，一旦設計師在物理綜合輸入的抽象層次上驗證了一個設計的功能特性，熟悉制造問題的工程師就能更好地處理綜合問題和布局布線問題。完成這種工作最佳人選在半導體制造商，而不在系統公司。結構化 ASIC 器件從自身的特性來講就需要 RTL 交接。

行為綜合也在經歷一場變革。首先，業界用錯了“行為”一詞。根據 Merriam-Webster公司的在線詞典，“行為”有三種基本定義，它們全都與生命體（人類或動物）有關。硬件沒有行為，而是運行。制造商應該把將算法描述變換成硬件實現方法的工具稱為“算法”綜合。這一領域把MathWorks 公司的 Matlab 和 Simulink 模型，而不是傳統的 HDL 模型用作輸入，正在DSP 設計方面展現出美好的前景。多年來，設計師們都使用這些工具開發 DSP 算法，然后不得不使用 Verilog 或 VHDL 將設計重新輸入，以完成設計綜合。Accelchip公司率先使用 Matlab 作為 DSP 綜合的輸入，Catalytic公司 隨后也這樣做，Synplicity 公司現在已推出一些工具，可直接根據 Matlab 和 Simulink 描述生成設計的門電路級表述。

盡管形式驗證技術取得了進展，但驗證仍然是一個主要關心的問題。Jasper Design 解決了設計規范（而不是其實現方法）的驗證，從而擴大了形式驗證的范圍。為了更好地支持功能驗證，Mentor Graphics公司 推出了 一種可升級的驗證產品，它支持數字、模擬、混合信號以及軟/硬件仿真環境；Cadence 推出了多語言 Incisive 驗證平臺；Synopsys公司 正在率先推出作為精選的電子系統設計探索語言的SystemVerilog。Co-Ware 公司試圖利用其在 SystemC 市場上的領先地位，但SystemC語言正確仿真異步和并行硬件事件的能力有限，因此工程師們僅僅把它用來開發數字設計子集。一些EDA 公司需要做出更大的努力，去了解軟件工程師們的驗證需求，以便利用系統解決方案中比重不斷增大的軟件內容。因為正推動和將會推動電子系統市場發展的許多消費類產品都取決于連接性，所以專們從事 RF 設計的公司，如 AWR公司 和 Agilent Eesof公司，可能會在增加 EDA 收益方面發揮重要作用。

當加工尺寸小于 90 納米時，FPGA 和結構化 ASIC 市場將會增長而傳統的 ASIC市場將會下降。雖然Xilinx公司 專心致志開發 FPGA，但 Altera公司 則已進入結構化 ASIC 市場。 FPGA 的制造受制造商的控制，而器件結構則是標準的。因此，一旦設計師開發并驗證了一種工藝，工程師就可以用它生產 FPGA 器件。所以，設計師將享受因隨心所欲地使用速度和容量都在不斷提高的可編程器件所帶來的好處。開發使用 FPGA 系統的工具將與現在用來開發 ASIC 的工具一樣復雜。因此， FPGA 供應商開發自己的專有工具將變得將越來越不可取，而布局與布線工具是個例外。 傳統 EDA 供應商，如Mentor Graphics公司 和 Synplicity公司，已證明這一市場是有利可圖的。Synopsys公司再次試圖增加這一市場份額，而新進入這一市場的公司，如 Celoxica公司、Accelchip公司 和 Catalytic公司，正在推出 FPGA 設計技術。盡管 ASIC 工具的增長正在減速，而且`最終將由增長變為下降，但新的應用領域正在出現。EDA 市場會隨著其客戶的性質而變化，但整體市場無疑將繼續增長下去。
? ? ? ?責任編輯：tzh