系統級驗證目標提出了一個問題，即驗證可能只有在設計和驅動程序大部分完全組裝和調試后才可能進行，但在檢查符合性之前等待設計完成也沒有什么幫助。

Paul Cunningham（Cadence 系統驗證小組高級副總裁/總經理）最近撰寫了一篇文章，內容涉及先進的服務器設計如何為成功的系統啟動帶來新的挑戰，以及 Cadence 如何與 Arm 合作加速這一進程，以符合 Arm SystemReady 程序。在這里，我想更詳細地分享一下，對于我們自己的硬件開發，我們如何能夠在半天內啟動并運行系統級測試套件。

驗證服務器平臺的新挑戰

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新的系統級驗證需求。（來源：Cadence 設計系統）

驗證任何大型 SoC 都會遇到很多挑戰，但其中有兩個是該領域獨有的。首先是確保 SystemReady 合規性。SystemReady 是 Arm 建立的一個程序，旨在確保對主流操作系統的開箱即用兼容性，并開始針對基于 Arm 的服務器（帶有 ServerReady）并擴展到其他設備和市場，包括邊緣服務器和嵌入式/物聯網。. 實現這一目標是芯片設計人員的責任，因為重要的兼容性元素取決于 Arm 內核在 SoC 中的集成方式。為了簡化和更好地確保集成商的系統兼容性，Arm 開發了 SystemReady 包，它定義了一組在 UEFI 層上運行的檢查，集成商必須通過這些檢查才能實現這一目標。

第二個挑戰是證明集成的 PCI Express (PCIe) 兼容性。PCIe 在服務器中發揮著核心作用，用于與現在更智能的外圍設備進行通信、小芯片間通信和遠程啟動。我們傾向于將圍繞 I/O 塊的測試視為以協議為中心，但有兩個因素推動了對系統級測試的需求。首先，在基于 Arm 的設計中的松散排序內存模型下，可以在某些工作負載下提高性能。權衡是集成商可以在他們的設計中創建在高流量條件下 PCIe 數據包處理中出現死鎖的可能性。其次，PCIe 從 3.0 開始有了長足的發展，以支持系統級優化，例如支持 TLP 處理提示 (TPH) 和地址轉換服務 (ATS)。這些功能需要更廣泛的系統級驗證。

這樣的系統級驗證目標引起了人們的擔憂，即只有在設計和驅動程序大部分完全組裝和調試后才能進行驗證。例如，如何執行在 UEFI 之上運行的 SystemReady 測試或依賴于流量的測試？但是在檢查合規性之前等待設計完成也無濟于事。

系統 VIP 方法

驗證 IP (VIP) 通常用于生成外部流量或作為 IP 的快速替代品以加快驗證周期。根據明確定義的標準進行了全面測試，VIP 在組件級角色中充當符合標準的元素。系統驗證可以從類似的概念中受益，但具有不同的意義。例如，將一致性檢查作為系統級驗證目標。盡管與我們的 SystemReady 和 PCIe 死鎖目標沒有直接關系，但一致性檢查是 SoC 測試計劃的一個常見組件，并且是對 System VIP 概念的一個很好的介紹。

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應用于一致性測試的系統 VIP。（來源：Cadence 設計系統）

另一個重要組件是系統性能分析，用于可視化和分析典型 SoC 關鍵點的性能。片上總線性能為 SoC 的運行提供了寶貴的洞察力。通常，高壓力場景用于探索系統性能的極限，例如尋找不平衡的帶寬共享或死鎖。

系統 VIP 的一個關鍵組件必須是特定于應用程序的系統級檢查和評分。我們提供了一個計分板，其中包含適用于各種場景的插件，涵蓋片上總線和 DDR 內存模型，使其能夠在事務遍歷整個 SoC 時對其進行跟蹤。

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示例生成的測試平臺架構。（來源：Cadence 設計系統）

最后，這些組件必須與被測設備 (DUT) 一起組裝到測試臺中。出于我們的目的，使用逗號分隔變量 (CSV) 或 IP-XACT 加上拓撲詳細信息，生成器在 UVM 中創建用于仿真的 System Verilog 測試臺或用于仿真的基于 C 的測試臺。測試平臺由基于目標執行引擎的各種接口的 VIP 或加速 VIP (AVIP) 組成。

應用于 SystemReady 和 PCIe 驗證

如前所述，Arm SystemReady 測試套件運行在 UEFI 層之上。我們與 Arm 合作，將這些測試映射到裸機 (BM) 抽象層，然后將其捕獲到 System VIP SystemReady 庫中。使用這張地圖，我們現在可以在幾分鐘內在我們的仿真平臺上運行完整的 120 個自檢測試套件。這條路徑如此有效地加快了開發中的合規性測試和調試，以至于我們自己使用這些測試來驗證我們的新一代仿真硬件。

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BSA+SBSA 硅前認證。（來源：Cadence 設計系統）

對于 PCIe 測試，我們建議用戶首先運行 SystemReady 測試庫（包括基本的 PCIe 測試），以確保他們準備好運行更全面的測試。之后，測試的下一個方面是潛在的死鎖。PCIe 是一種基于數據包的協議，其中一個數據包可以拆分為多個事務。其他一些要求對事務進行嚴格排序，以確保它們在請求者處正確重新組裝。然而，支持松散排序的系統在某些情況下可以提供更高的性能，但在請求者可能正在等待數據包并發現自己被有效阻塞的高流量情況下也會面臨死鎖的風險。

當我們轉向多芯片設計時，內存延遲會顯著增加。在這里，不僅是從核心 MMU 通過一致互連到內存，而且現在從 MMU 到一致互連再到映射到另一個小芯片上的內存。延遲增加，死鎖的可能性可能再次變得不可忽視。系統設計人員必須檢測并防止這種可能性。

此外，從 PCIe 3.0 開始，該標準增加了對系統級服務的支持。一個例子是 TLP 處理提示 (TPH)，它添加了來自端點的提示，該端點采購事務，關于目標處理器應如何處理該事務以優化吞吐量。一個這樣的提示可以通過建議直接將事務寫入高速緩存行來加速處理器性能，以供預計很快需要該數據的處理器（高速緩存存儲），而無需寫入后備存儲。

另一項優化支持地址轉換服務 (ATS) 的遠程分發。隨著端點變得更加智能，可以將虛擬/物理地址轉換卸載到這些端點，從而減少系統 MMU 中轉換的處理負載。在這里，驗證需要測試正確的地址轉換，以及正確的失效和更新這些端點中的地址轉換緩存。

在系統級別驗證正確的 PCIe 行為——針對死鎖、TPH、ATS 和其他系統級 PCIe 服務——顯然需要的不僅僅是協議檢查。在 System VIP 流量庫中，我們有用于對端點建模的組件，我們可以從中拖放端點到內存的測試。這些將驅動芯片外部的流量，進入內存并再次返回。它們可用于性能測試，更一般地用于測試 PCIe 和相關路徑的正確操作。同樣，我們有如何構建 TPH 和 ATS 場景以及如何快速創建測試來驗證這些使用模型的示例。這些功能共同利用流量庫和生成、計分板和性能測試來快速構建系統級 PCI 測試。

概括

從歷史上看，系統級驗證一直被視為驗證的終點，當然會利用庫和一些可重用的組件，但其本身并不是可重用的。然而，我們現在發現，這些系統級方法對于保持驗證和確認與服務器架構、無線基礎設施、汽車和更多應用中出現的先進設計技術保持同步至關重要。我們發現系統 VIP 概念可以成為構建此類測試的重要加速器，通過可配置的生成器簡化常見測試的構建。