由于低溫沉積、薄膜純度以及絕佳覆蓋率等固有優點，ALD（原子層淀積）技術早從21世紀初即開始應用于半導體加工制造。DRAM電容的高k介電質沉積率先采用此技術，但近來ALD在其它半導體工藝領域也已發展出愈來愈廣泛的應用。

高k閘極介電質及金屬閘極的ALD沉積對于先進邏輯晶片已成為標準，并且該技術正用于沉積間隔定義的雙倍暨四倍光刻圖樣（SDDP、SDQP），用以推廣傳統浸潤式微影的使用以界定高密度邏輯暨記憶體設計的最小特征尺寸。本產業正在轉換到三維結構，進而導致關鍵薄膜層對ALD的需求。

過去在平面元件中雖可使用幾個PVD與CVD步驟，但就閘極堆疊的觀點而言，過渡到FinFET元件將需要全方位的ALD解決方案。FinFET大小尺寸及控制關鍵元件參數對后閘極（gate last）處理的需求按14nm制程需用到全ALD層。有趣的是，使用FinFET減緩了效能提升對介電質EOT縮放的需求，并且可用較緩慢的速度調整閘極介電質厚度。

二氧化鉿（HfO2）的厚度對于最新一代的元件已縮小至15埃以下，再進一步的物理縮放將會導致層形成不完全；對于二氧化鉿的縮放，10至12埃似乎已達到極限。然而，利用能提升閘極堆疊k值并且能使用實體較厚層之添加元素，本材料可預期延續使用于更多代工藝，借以降低穿隧漏電流。

FinFET為解決平面結構中某些關鍵整合難題的有效方式，尤其是控制短通道效應以及使用輕摻雜或無摻雜通道控制隨機摻雜擾動。然而，對于先進制程節點，鰭部寬度已低于微影限制并且需要ALD層以供間隔定義之雙倍光刻圖樣界定（SDDP）鰭部結構。

線緣粗糙度和CD圴勻度在鰭部定義中扮演關鍵的角色，鰭部變異會使元件或晶圓之間的臨界電壓產生擾動。必須有效控制鰭部的蝕刻以在最小化鰭部高度變異的同時使晶體損害降到最低。由于鄰近鰭部的陰影效應會對離子布植技術造成影響，鰭部的均勻摻雜會有挑戰性。電漿摻雜也有類似問題。

將鰭部做成錐狀可以解決前述問題，并同時解決覆蓋性閘極介電質與金屬沉積的憂慮，但下一代最終仍需要利用高摻雜、一致性、ALD層之固態摻雜之類的新穎方法以持續縮放鰭部。

在FinFET、多閘極元件中，Fin的側邊與上部為主動通道區。因此，高k閘極介電質與金屬閘極必須以最小厚度及物理特性變異予以沉積于鰭部。變異將導致電晶體彼此之間產生臨界電壓變異和效能變異，或使鰭部的電流承載能力降低。另外，閘極接點金屬必須對閘極腔提供無空隙填充物。逐層ALD沉積快速地成為解決這些問題的唯一技術。

在標準平面替換閘極技術中，金屬閘極堆疊已由ALD、PVD以及CVD金屬層的結合所組成。ALD用于覆蓋性關鍵阻障物（critical barrier）與功函數（work function）設定層，而傳統PVD和CVD用于沉積純金屬給低電阻率閘極接點。

隨著FinFET之類三維結構的出現，全方位ALD解決方案對于介電質、阻擋層與work function設定層以及閘極接點具有關鍵性。最大熱預算持續壓低，且理論上金屬沉積必須在低于500℃的溫度下進行。純金屬之熱ALD于此溫度范圍具有挑戰性，以及大部份將于此溫度形成純金屬的母材并不穩定，會在沉積期間把雜質混入金屬內。

然而，電漿增強型ALD（PEALD）的使用極具優勢，因此這一技術能以混入最少雜質的方式進行純金屬之低溫沉積。直接或遠端電漿兩者皆可用于沉積純金屬，但靠近閘極區使用電漿仍留有某些憂慮。本產業持續評估不同低溫金屬母材用以對藉由ALD沉積純金屬提供一個適用于所有溫度的解決方案。

三維架構和較低熱預算的結合對于特定關鍵薄膜沉積應用將需要由CVD與PVD移向ALD。在傳統PVD與CVD技術領域中，我們已觀察到對ALD替代的強烈關注。在不久的將來，可完全預期ALD擴展至MEOL與BEOL的應用。ALD母材的開發至關重要，尤其是在金屬沉積空間中，以供交付特性與PVD/CVD基線效能匹配的薄膜。

除了確保ALD母材具有足夠的反應性，母材的穩定度與蒸氣壓力具有關鍵性。若ALD大量取代傳統的PVD和CVD技術，未來ALD母材的開發在化學供應商、設備制造商以及元件制造商之間需密切配合，以確保這些薄膜能以可再生、生產保證的方式沉積。