有時，參與IC設計的人可以對他們特定的專業領域有一個非常狹隘的看法。本文在介紹一些基礎知識的同時，旨在為團隊中的每個人提供全球概覽，重點關注功耗（以及即將發表的文章中的減少）。隨著MOS尺寸的減小，芯片制造領域變得容易受到量子效應的影響，這可能會對功耗造成嚴重破壞。

它們是：動態功率，短路耗散和漏電功耗。下面將詳細討論這些類別及其組件中的每一個。請注意，除非另有說明，否則下面的描述僅涉及NMOS，也可以為PMOS導出類似的解釋。 “MOS”通常用于指代MOSFET和CMOS。

漏電功耗：這些功耗組件近來受到最多的關注。并非所有泄漏消耗的組成部分都存在或占據四分之一微米及以上節點，因此，它在整體功耗中貢獻的可忽略不計。然而，隨著技術進步導致MOS的縮小，量子力學效應開始出現并導致許多這些漏電流成分。這是能量耗散的組成部分，其在備用操作中主要影響芯片的操作，因為其他組件在此期間抓住了。因此，為了實現芯片中的低功率目標，必須尋找可能起作用的各種泄漏成分源。泄漏消耗的主要來源如下：

1.1弱反轉電流/亞閾值電流：MOS的亞閾值區域是操作區域，其中V GS ≈V T 和V DS > 0（在上下文中） NMOS）。在該區域中，電壓不足以構建用于MOS開始導電的完整表面溝道。然而，一些電子可以獲得足夠的能量從源極到漏極交叉。該電流稱為亞閾值電流。可以從下面的等式中理解該電流的近似值：

其中，

i SUB =亞閾值電流

α=某些過程和技術相關的常數。

T =以開爾文為單位的溫度

Cox =氧化物引起的電容。

n =另一個過程相關常數。

V GS =柵源電壓

k =玻爾茲曼常數

V T =閾值電壓

W =通道寬度

L =通道長度

q =電子電荷

正如我們所看到的在上式中，亞閾值電流隨著L的減小而增加，隨著V T 的下降呈指數增加，并隨溫度的增加而增大。隨著CMOS工藝的縮小，L值降低，V T 必須降低，以便更好地發揮MOS邏輯功能（更高的V T 器件需要更多時間來切換狀態，降低設備的最大運行速度）。因此，該電流隨著技術節點的降低而增加，并且在深亞微米技術中變得非常重要。當電路在適當的飽和/關閉區域中操作時，該操作區域不起作用。然而，在電壓降低的低功率操作期間，可以達到滿足有助于亞閾值操作區域的電壓條件的階段，并且該部件變得很大。此外，應該注意，模擬電路在其電路實現中使用這一范圍的操作，以便在此操作范圍內使用高增益區域。

圖1：各種泄漏電流

1.2結反向偏置電流：在擴散區和基板邊界之間形成一些寄生二極管。這些寄生蟲傾向于使一些少數電流從漏極漂移到襯底。而且，在耗盡區中產生的一些電子 - 空穴對有助于電流流向襯底。該凈電流稱為結反向偏置電流。該電流與摻雜濃度有直接關系，隨著摻雜的增加趨勢會增加。

圖2：反向偏置PN結電流

1.3漏極感應勢壘降低（DIBL）：隨著漏極電壓的增加，它會影響漏極區域周圍的耗盡區域當地積聚了潛力。這導致耗盡區的寬度增加和漏區周圍的表面電位增加。在長溝道MOS中，源極與漏極相距一定距離，對源極區域沒有太大影響。因此，源和通道之間的潛力不會改變。然而，隨著技術節點的縮小，漏極和源極之間的距離減小。結果，由于漏極處的電壓，源區也開始受到影響。這導致耗盡寬度的增加和耗盡溝道的源極側附近的表面電勢的增加。因此，對于給定的柵極電位，勢壘降低并且更多電子開始從源極側向漏極側移動。這被稱為Drain Induced Barrier Lowering。由于載波可用性增加，導致關斷電流增加。

1.4穿透電流：穿透電流是DIBL的一種極端形式。當漏極電壓達到超過一定水平時，耗盡區域深入到阱中。結果，柵極電壓失去對通過MOS的電流的控制，并且大量電流開始流過它。該電流與V DS （漏極 - 源極電壓）呈二次關系變化。這是決定操作變化的電壓范圍隨著MOS尺寸和氧化物厚度的減小的因素之一。隨著MOS的縮小，源極和漏極節點之間的距離減小，因此，相同的V DS 現在將在漏極和源極節點之間產生更大的電場。這個高場可以引起穿通電流。因此，當MOS尺寸縮小時，必須降低電源電壓。

1.5柵極引漏漏電流（GIDL）：假設漏極連接到電源，柵極連接到地或負電源。這將導致在柵極下方的漏極區域中產生電場。該場將在漏極中產生耗盡區。這種結果導致漏極附近的場擁擠和高場效應開始發生，例如雪崩倍增和帶間隧穿。結果，少數載流子在柵極下方的漏極中發射。當襯底處于較低電位時，在漏極耗盡區附近累積的少數載流子被掃描到襯底。該電流稱為柵極感應漏極漏電流。該電流受施加的電壓和柵極氧化層厚度的影響很大。

1.6柵極隧穿電流：隨著我們將技術縮小到深亞微米級別，柵極下方氧化物的厚度也會減小。在當今的技術中，這是在1-2nm厚度的范圍內。重摻雜溝道和超薄氧化物層在氧化物區域中產生非常高的電場，大約為MV/cm。因此，電流載流子可以穿過氧化物區域，從而產生柵極電流。施加的電壓量越大，載流子穿過氧化物層的可能性就越大。該電流不僅等于來自柵極端子的漏電流，而且還可以減少流過漏極的電流。這可能會妨礙設備的性能。為了抵消這種電流，使用多晶硅柵極代替金屬柵極。

短路功耗：這是設備功耗的另一個組成部分。當電路輸入發生邏輯變化時，它可能會改變其輸出狀態。在此過渡期間，一些MOS將從OFF變為飽和狀態，而另一些則沿著相反的路徑。由于輸入需要一些有限的時間才能在兩個邏輯狀態之間切換，因此在這個過渡階段，會出現一個小周期，NMOS和PMOS都在導通，而且沒有一個處于OFF狀態。在此期間，一些電流流過它們，這被稱為短路電流。該電流對任何內部電容（結，互連和擴散電容）充電都沒有貢獻，因此有助于純粹的功率損耗。

考慮輸入A從低到高的轉換.nMOS當水平達到V Tn 時開始進行。此時，pMOS仍然導通并保持導通，直到輸入達到（VDD- | V Tp |）的水平，其中V Tn 且V Tp 分別是nMOS和pMOS的閾值電壓。當nMOS或pMOS中的任何一個進入截止階段時，導通停止并且短路電流路徑斷開。類似的路徑跟隨輸入的下降轉換，其中pMOS接通而nMOS仍在導通。如果輸入的上升和下降時間很長或者負載電容低，則該電流變得相當大。為了應對這種損失，輸入上升和下降的延遲減小，輸出電容增加。

圖3：CMOS逆變器中的短路電流。

3.動態能耗：動態能耗是由于切換造成的消耗由于在輸入中切換而導致的單元格。因此，這也稱為開關能量。當單元將其狀態從邏輯高變為邏輯低或反之時，各種內部電容（結，互連和擴散電容）相應地充電或放電。能量來自電源，為這些電容器充電，稱為動態電源。這種能量消耗曾經是四分之一節點（250μm）技術中最主要的消耗，泄漏電流微不足道。然而，隨著技術的萎縮，功能電流減少，泄漏成分增加了許多倍。然而，盡一切努力使開關功耗最小化以降低應用的總能量消耗。

圖4：切換CMOS電路中的電流。

如果CMOS單元中的所有寄生電容都集中在一起然后，如果輸出電平從V DD 變為接地，則負載電容C的總能量消耗為CV DD 2 。除此之外，一半的能量存儲在負載電容器C中，剩余的一半能量被耗散。類似地，當輸出變回地面時，會發生類似的能量耗散。因此，這種開關能量消耗與VDD和開關頻率直接相關。因此，降低供電電壓是降低動態消耗的一種方法。然而，V DD 的減少導致細胞變慢，因此，有效地降低了操作的最大頻率。此外，頻率的降低導致相同的操作需要更多的時間。平均開關能耗為：

av = f·C·V 2

其中， f 是操作頻率。該功耗完全獨立于輸入和輸出信號的上升和下降時間。

轉換能耗的另一個因素是動態危險和故障造成的損失。由于進入或在電路內部路徑中的各種輸入的路徑中的不平衡延遲，可能在電路中出現毛刺。考慮如下所示的電路。

圖5：毛刺產生，電路和時序圖。

考慮兩個輸入處于邏輯1的情況，由V DD，表示，信號A和B以一定延遲過渡，如相鄰時序圖所示。由于A和B到達之間的不平衡延遲，輸出信號Z在短時間內被斷言為1。這種過渡稱為毛刺/危險。另一方面，如果 A 比B的斷言早下降，則輸出中不會出現任何毛刺，因為輸出AND門之一將在其他輸入斷言之前切換為零。因此，以這樣的方式滿足定時，即去除或最小化這種毛刺。但是，在某些情況下，這種行為可能是為了阻止電路中的競爭條件。為此，并非所有輸入都同時切換。在不能完全去除這些毛刺的情況下，可以在輸出處放置邏輯以吸收這些毛刺以阻止它們傳播到跟隨邏輯，例如，在路徑中添加一些緩沖器以吸收這些毛刺并平衡路徑的時序。