面板探測器SoC問題，解決方案
加利福尼亞州圣克拉拉 - 在驗證，片上總線和驗證等領域，片上系統（SoC）集成的重大障礙仍然存在根據本周DesignCon 2000展會小組討論的參與者，混合信號設計。但是小組成員還提出了一些解決這些問題的內部和商業解決方案。

功能驗證已經成為SoC設計的“巨大障礙”，安捷倫科技公司ASIC業務部經理Martin Scott說。盡管知識產權（IP）他說，重復使用設計時間，驗證已經成為整個設計周期的更大比例。

斯科特說，安捷倫工程師面臨的挑戰包括從極其多樣化的來源驗證知識產權;不適用于系統測試平臺的第三方模型和測試平臺;驗證環境之間缺乏互操作性;缺乏建模，通信，同步和錯誤報告的標準方法。

安捷倫提出了一個解決方案 - 一個模擬環境，位于Synopsys公司的Vera驗證產品之上。 Scott簡要描述了這種環境的好處，三位安捷倫工程師在DesignCon技術會議期間給出的論文中對此進行了更詳細的討論。

Scott表示，安捷倫的仿真環境允許使用可重復使用的元素快速創建測試平臺。它允許在塊和系統級別重用功能向量。它允許在各種仿真模型之間進行通信，并支持系統級分析和硬件/軟件協同仿真。

IBM Microelectronics的SRAM和ASIC產品開發總監James Dickerson討論了其他內部開發的SoC問題解決方案。他發現了幾個關鍵障礙：缺乏標準接口，綜合和時序收斂以及驗證。

鑒于過多的總線架構，Dickerson認為所需要的是具有一致性測試的通用片上總線標準。虛擬套接字聯盟（VSIA）正在研究“總線包裝”概念，但Dickerson表示，這將縮短產品上市時間，并需要重新設計符合不同標準的內核接口。

IBM的解決方案是其CoreConnect總線架構，這是一種可以自由許可的開放標準。 Dickerson指出，它實際上支持兩條基于PowerPC的總線 - 一種用于高數據帶寬的高性能，低延遲總線，以及一種低速，低功耗的片上外設總線。

在驗證領域，Dickerson指出，IBM開發了一種“測試操作系統”，可以安排系統級測試并支持特定于核心的測試應用程序。 IBM還開發了基于PowerPC 405的“Bondo”仿真芯片，以實現應用程序的快速原型設計。

快速原型制作主題由飛利浦半導體系統ASIC技術副總裁Bob Payne選擇。他說，SoC設計的問題在于，有一個完美的功能規范，因此迫使“嚴格遵守模糊規范”。

因此需要花費數小時的實時操作才能知道SoC究竟能做些什么，Payne認為。但是，Quickturn模擬器需要100個小時來復制那個設計，他說，而基于周期的模擬器需要12年時間，基于時間的邏輯模擬器需要一千年。

“沒有人會嘗試數百萬美元，但我們任務工程師開發了一百萬個測試向量，”佩恩說。 “然后我們假設工程師知道他們在做什么。”他說，那百萬個測試向量可能模擬50毫秒的實時操作。

Payne認為，解決方案在于“可配置和可擴展的平臺架構”，它允許用戶從參考設計開始，并根據需要修改或交換IP塊。 Payne表示，將這種方法與基于硅的“臺式”快速原型設計環境（如飛利浦的Velocity系統）相結合，工程師可以快速驗證SoC并實現95％的離線成功概率。

德州儀器公司副總裁兼總監Dennis Buss表示，真正的SoC設計的最后一個前沿是模擬和混合信號世界。他說，即使是那些談論設計SoC的人仍然是典型的將編解碼器，閃存和電源管理等功能置于片外。然而，Buss指出，我們正進入一個通信和網絡市場超越PC領域的時代，并帶來對DSP和模擬電路的需求增加。

“模擬集成的挑戰是如此之高，以至于很多人都說你做不到，”巴斯說。 “我說，等等 - 這個行業會。”但他說，需要一些創新的新設計技術才能完成所有工作。

在小組討論的問答階段，Buss對于將DRAM置于芯片上的前景并不樂觀。 “我們所有的客戶都想要嵌入式DRAM，但沒有人購買它，”他說。由于客戶不想為DRAM支付ASIC價格，并且由于工藝復雜性增加，Buss表示在大多數情況下片外DRAM仍將是解決方案。

Payne表示，快速原型設計可以預先證明硅中的混合信號接口。 “SoC也應該將混合信號填充到芯片上，”他說。 “飛利浦擁有豐富的模擬設計傳統，我們將借鑒它。”

在回答有關第三方IP的另一個問題時，Payne指出，所有主要的半導體供應商都發現他們需要自己的IP資產組合。 “真的沒有購物的模式，”他說。 “這更多的是根據具體情況增加你的投資組合。”