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Alveo加速器卡上的自適應(yīng)比特率轉(zhuǎn)碼

YCqV_FPGA_EETre ? 來源:FPGA開發(fā)圈 ? 2020-07-01 14:52 ? 次閱讀

介 紹

對實(shí)時(shí)視頻流的需求已發(fā)展成為一項(xiàng)至關(guān)重要的業(yè)務(wù)需求。視頻服務(wù)提供商面臨著艱難的權(quán)衡取舍,因?yàn)樗麄儽仨氃诠芾砘A(chǔ)設(shè)施和運(yùn)營成本的同時(shí),還要為客戶提供高質(zhì)量體驗(yàn)。鑒于視頻轉(zhuǎn)換的計(jì)算強(qiáng)度,轉(zhuǎn)碼不斷推升對靈活應(yīng)變硬件加速的需求。

賽靈思已開發(fā)出一款高性能視頻轉(zhuǎn)碼包,無需改變現(xiàn)有基礎(chǔ)設(shè)施即可為服務(wù)提供商提供所需低功耗與優(yōu)異性能。 此外,該解決方案采用業(yè)經(jīng)驗(yàn)證的非常強(qiáng)大的 FFmpeg 命令行處理模式,方便任何人開發(fā)轉(zhuǎn)碼應(yīng)用并將其與現(xiàn)有應(yīng)用或自有基礎(chǔ)設(shè)施輕松集成。

產(chǎn)品簡介

賽靈思面向低比特率(Alveo U50)或高密度應(yīng)用(Alveo U30)實(shí)現(xiàn)最高質(zhì)量的實(shí)時(shí)編碼,并且以最低的主機(jī) CPU 需求加速編碼。另外,在 Alveo U50 和 U30 加速器卡上使用 ABR 階梯提供 HEVC 和 H.264 編碼流以及基于行業(yè)標(biāo)準(zhǔn) FFmpeg 的簡單 API。

圖 1:轉(zhuǎn)碼 ABR 階梯示例

智能分區(qū)

賽靈思可以提供系統(tǒng)級(jí)最高性能。通過從 CPU 卸載編碼任務(wù),確保 CPU 能夠?yàn)?a target="_blank">音頻和廣告插入等其他關(guān)鍵功能提供支持。

通過提供對 FFmpeg API 的支持,客戶能夠輕松地將多達(dá) 8 個(gè) Alveo HHHL U50 或 U30 加速器卡和軟件集成到其 1 RU 服務(wù)器中。

圖 2:從內(nèi)容生成器將數(shù)據(jù)流轉(zhuǎn)碼到消費(fèi)端

優(yōu)勢與特性

實(shí)時(shí)編碼可實(shí)現(xiàn)媲美 x265“慢速”預(yù)置編碼的畫質(zhì)

U50 支持面向海量觀眾廣播的最低水平比特率編碼

低比特率 = 最低互聯(lián)網(wǎng)帶寬成本

在需要大量編碼器時(shí)實(shí)現(xiàn)高密度編碼,如用戶生成內(nèi)容 (UGC)

與 CPU 相比功耗下降 10 倍

GPU 相比功耗下降 2 倍

采用高級(jí)定標(biāo)器,提供完整的 ABR 階梯支持

靈活的多 ABR 階梯輸出,單個(gè)實(shí)例最多 32 個(gè)流

輸出質(zhì)量保持一致,與編碼通道數(shù)量無關(guān)

用于解碼器、定標(biāo)器和編碼器的 FFmpeg 插件

HEVC:主 10 配置文件,級(jí)別可達(dá) 5.1 HD/SD,U50:40 8 位,U30:42 10 位

H.264:主 10 配置文件,級(jí)別可達(dá) 5.1 HD/SD,U50:40 8 位,U30:40 10 位

恒定比特率 (CBR)、受限 VBR 和 ABR 模式

比特率:100Kb/s 到 40Mb/s 可配置

時(shí)延:30ms 到 20s 可配置

片類型:I、P 和 B,提供靈活的開放/閉合 GOP 模式和 GOP 長度

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
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原文標(biāo)題:Xilinx 視頻實(shí)時(shí)轉(zhuǎn)碼一體機(jī)解密系列三:Alveo 加速器卡上的自適應(yīng)比特率轉(zhuǎn)碼

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