異步電路

1. 電路的核心邏輯是組合電路，比如異步的FIFO/RAM讀寫信號、地址譯碼信號等電路；

2. 電路的輸出不依賴于某一個時鐘，也就說不是由時鐘信號驅動觸發器產生的；

3. 異步電路非常容易產生毛刺，且易受環境的影響，不利于器件的移植；

同步電路

1. 電路的核心邏輯是由各種各樣的觸發器實現的，所以比較容易使用寄存器的異步復位/置位端，以使整個電路有一個確定的初始狀態；

2. 整個電路是由時鐘沿驅動的；

3. 以觸發器為主體的同步時序電路可以很好的避免毛刺的影響，使設計更可靠；

4. 同步時序電路利于器件移植，因為環境以及器件工藝對同步電路的影響幾乎可以不考慮

5. 同步電路可以容易的組織流水線，提高芯片的運行速率

6. 同步電路可以很好的利用先進的設計工具，如靜態時序分析工具等，為設計者提供了最大便利條件，便于電路錯誤分析，加快設計進度。

同步時序設計規則

1. 盡可能在整個設計中只使用一個主時鐘，同時只適用同一個時鐘沿，主時鐘走FPGA 全局網絡，因為FPGA器件中的全局時鐘資源是專門為降低時鐘的抖動和扭曲而設計的，在Xilinx FPGA當中，采用專門的時鐘管理模塊（CMT）來管理全局時鐘資源，有效的提高了時鐘的質量；

2. 在FPGA設計中，所有輸入、輸出信號均應通過寄存器寄存，寄存器接口當作異步接口考慮；

3. 當全部電路不能用同步電路設計的時候，也就是說需要多個時鐘來實現的時候，原則上將電路分成多個局部同步電路來設計，各局部電路接口之間采用異步電路來考慮；

4. 電路設計中需要考慮時序余量，當設計無法滿足理論最高頻率的時候，芯片就會無法可靠工作

5. 電路中所有寄存器、狀態機在單板上電復位時候應處于一個已知的狀態；

總結

同步時序電路更適合現代FPGA設計，另外，隨著FPGA/CPLD的規模越來越大，設計者無需像以前一樣經常使用行波計數器或者異步脈沖生成器等典型的異步邏輯設計方式以節約設計所消耗的面積資源，而新型FPGA豐富的邏輯資源、強大的EDA綜合實現工具為時序驅動優化提供了良好的條件，現代FPGA推薦使用同步時序邏輯設計。

編輯：hfy