本篇主要針對CMOS電平，詳細介紹一下CMOS的閂鎖效應。

1、Latch up

閂鎖效應是指CMOS電路中固有的寄生可控硅結構（雙極晶體管）被觸發導通，在電源和地之間存在一個低阻抗大電流通路，導致電路無法正常工作，甚至燒毀電路。

Latch up是指CMOS晶片中，在電源VDD和地線GND(VSS)之間由于寄生的PNP和NPN雙極性BJT相互影響而產生的一低阻抗通路，它的存在會使VDD和GND之間產生大電流；

隨著IC制造工藝的發展，封裝密度和集成度越來越高，產生Latch up的可能性會越來越大；

Latch up產生的過度電流量可能會使芯片產生永久性的破壞，Latch up的防范是IC Layout的最重要措施之一；

Latch up最易產生在易受外部干擾的I/O電路處，也偶爾發生在內部電路。

2、Latch up的原理分析

Q1為垂直式PNP BJT，基極(base)是nwell，基極到集電極的增益可達數百倍；Q2是側面式的NPN BJT，基極為P substrate，到集電極的增益可達數十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。

以上四元件構成可控硅（SCR）電路，當無外界干擾引起觸發時，兩個BJT（可控硅結構）處于截止狀態，集電極電流由C-B的反向漏電流構成，電流增益非常小，此時Latch up不會產生。當其中一個BJT的集電極電流受外部干擾突然增加到一定值時，會反饋至另一個BJT，從而使兩個BJT因觸發而同時導通，VDD至GND間形成低阻抗通路，Latch up由此而產生。

3、Latch up的產生原因

實際電路中Latch up產生的原因主要有一下幾種：

芯片一開始工作時VDD變化導致nwell和P substrate間寄生電容中產生足夠的電流，當VDD變化率大到一定程度，將會引起Latch up（VDD上電太快導致閂鎖）；

當I/O的信號變化超出VDD-GND（VSS）的范圍時，有大電流在芯片中產生，也會導致SCR的觸發（信號過壓導致閂鎖）；

ESD靜電加壓，可能會從保護電路中引入少量帶電載流子到nwell或substrate中，也會引起SCR的觸發（ESD導致閂鎖，VDD過壓）；

當很多的驅動器同時動作，負載過大使VDD和GND突然變化，也有可能打開SCR的一個BJT；

nwell側面漏電流過大。

4、Latch up的防護措施

針對上述產生原因，Latch up的防護方法主要有以下幾個方面入手：

在基體（substrate)上改變金屬的摻雜，降低BJT的增益；

避免source和drain的正向偏壓；

增加一個輕摻雜的layer在重摻雜的基體上，阻止側面電流從垂直BJT到低阻基體上的通路；

使用Guard ring：P+ ring環繞NMOS并接GND；N+ ring環繞PMOS并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止載流子到達BJT的基極。如果可能，可再增加兩圈ring；

Substrate contact和well contact應盡量靠近source，以降低Rwell和Rsub的阻值；使NMOS盡量靠近GND，PMOS盡量靠近VDD，保持足夠的距離在PMOS和NMOS之間以降低引發SCR的可能；

除在I/O處需采取防Latch up的措施外，凡接I/O的內部MOS也應接guard ring；

I/O處盡量不使用PMOS(nwell)。

CMOS電路由于輸入太大的電流，內部的電流急劇增大，除非切斷電源，電流一直在增大這種效應就是鎖定效應。當產生鎖定效應時，CMOS的內部電流能達到40mA以上，很容易燒毀芯片。

針對CMOS的閂鎖效應，板級設計可以從以下幾個方面采取相應的防御措施：

在輸入端和輸出端加鉗位電路，使輸入和輸出不超過規定電壓，二極管通常選用導通壓降較低的鍺二極管或肖特基勢壘二極管；

芯片的電源輸入端加去耦電路，防止VDD端出現瞬間的高壓；

在VDD和外電源之間加限流電阻，即使有大的電流也不讓它進去，但這種方法降低了電源的利用率，在電流消耗較小的情況下使用；

上電時序：當系統由幾個電源分別供電時，開關要按下列順序：開啟時，先開啟COMS電路的電源，再開啟輸入信號和負載的電源；關閉時，先關閉輸入信號和負載的電源，再關閉COMS電路的電源。

5、guard ring

guard ring是為了防止閂鎖效應，隔離噪聲，提供襯底連接的作用。保護環分為兩種：多數載流子保護環和少數載流子保護環。guard ring分為兩種：double guard ring和dual guard ring，把兩個P型環接GND的稱作double guard ring，把通常的P型和N型的稱作dual guard ring。

編輯：hfy