對(duì)于Vivado Hls來說，輸入包括Tesbench，C/C++源代碼和Directives，相應(yīng)的輸出為IP Catalog，DSP和SysGen，特別的，一個(gè)工程只能有一個(gè)頂層函數(shù)用于綜和，這個(gè)頂層函數(shù)下面的子函數(shù)也是可以被綜合的，會(huì)生成相應(yīng)的VHDL和Verilog代碼，所以，C綜合后的RTL代碼結(jié)構(gòu)通常是跟原始C描述的結(jié)構(gòu)是一致的，除非是子函數(shù)功能很簡(jiǎn)單，所需要的邏輯量很小。 通常在main函數(shù)以下的函數(shù)都可以被綜合，也就是說，并不是所有的C/C++都可以被綜合，動(dòng)態(tài)內(nèi)存分配和涉及到操作系統(tǒng)層面的操作不可以被綜合。

本文結(jié)構(gòu)框架：

• Creat New Project新建文檔
• C simulation
• C systhesis
• RTL級(jí)仿真
• IP封裝
• 總結(jié)

1.Creat New Project新建文檔:

新建一個(gè)Project name，點(diǎn)next（這里選取簡(jiǎn)單的4選1數(shù)據(jù)選擇器為例，主要是說明流程）

在Add Files里添加mux41.c文件，點(diǎn)next

添加mux41_test測(cè)試文件，點(diǎn)next

點(diǎn)Part，這里選擇Board下面的Zedboard Zynq開發(fā)板，然后點(diǎn)OK和finish

注釋：

mux41.c代碼：
#include "mux41.h"
int1 mux41(int1 sig_a, int1 sig_b,int1 sig_c,int1 sig_d, int select)
{
    if(select==0)
       return sig_a;
    else if(select==1)
       return sig_b;
    else if(select==2)
       return sig_c;
    else if(select==3)
       return sig_d;
}

mux41.h代碼：(頭文件)
#include 

mux41_tb代碼：
#include 
#include "mux41.h"
int main(void)
{
    int res1 = 0;
    int res2 = 0;
    int res3 = 0;
    int res4 = 0;
  res1=mux41(1,0,0,0,0);
    res2=mux41(0,1,0,0,1);
    res3=mux41(0,0,1,0,2);
    res4=mux41(0,0,0,1,3);
    if(res1 && res2 && res3 && res4)
        printf("test passed, well done!/n");
    return 0;
}

2.C simulation:

在菜單里Project>Run C simulation，C simulation可以得到csim文件

從圖中看到，可以看到test passed,well done!，證明結(jié)果是正確的：

3.C systhesis:

在菜單里Solution>Run C Systhesis>Active solution，綜合會(huì)得到syn文件

注意綜合得到的verilog代碼的可讀性很差，不需要讀懂，所以大多數(shù)優(yōu)化都在C這個(gè)層面去做的，下面是綜合后的verilog代碼：

// ==============================================================
// RTL generated by Vivado(TM) HLS - High-Level Synthesis from C, C++ and SystemC
// Version: 2016.3
// Copyright (C) 1986-2016 Xilinx, Inc. All Rights Reserved.
// 
// ===========================================================
`timescale 1 ns / 1 ps 
(* CORE_GENERATION_INFO="mux41,hls_ip_2016_3,{HLS_INPUT_TYPE=c,HLS_INPUT_FLOAT=0,HLS_INPUT_FIXED=1,HLS_INPUT_PART=xc7z020clg484-
1,HLS_INPUT_CLOCK=10.000000,HLS_INPUT_ARCH=others,HLS_SYN_CLOCK=5.258000,HLS_SYN_LAT=0,HLS_SYN_TPT=none,HLS_SYN_MEM=0,HLS_SYN_DSP=0,HLS_SYN_FF=0,HLS_SYN_LUT=41}" *)
module mux41 (
        ap_start,
        ap_done,
        ap_idle,
        ap_ready,
        sig_a,
        sig_b,
        sig_c,
        sig_d,
        select_r,
        ap_return
);
parameter    ap_const_lv32_0 = 32'b00000000000000000000000000000000;
parameter    ap_const_lv32_1 = 32'b1;
parameter    ap_const_lv32_2 = 32'b10;
input   ap_start;
output   ap_done;
output   ap_idle;
output   ap_ready;
input  [0:0] sig_a;
input  [0:0] sig_b;
input  [0:0] sig_c;
input  [0:0] sig_d;
input  [31:0] select_r;
output  [0:0] ap_return;
wire   [0:0] tmp_fu_60_p2;
wire   [0:0] tmp_1_fu_66_p2;
wire   [0:0] sel_tmp1_fu_86_p2;
wire   [0:0] sel_tmp2_fu_92_p2;
wire   [0:0] sel_tmp_fu_78_p3;
wire   [0:0] tmp_2_fu_72_p2;
wire   [0:0] tmp7_fu_106_p2;
wire   [0:0] sel_tmp5_fu_112_p2;
wire   [0:0] p_0_fu_98_p3;
assign ap_done = ap_start;
assign ap_idle = 1'b1;
assign ap_ready = ap_start;
assign ap_return = ((sel_tmp5_fu_112_p2[0:0] === 1'b1) ? p_0_fu_98_p3 : sig_d);
assign p_0_fu_98_p3 = ((sel_tmp2_fu_92_p2[0:0] === 1'b1) ? sig_b : sel_tmp_fu_78_p3);
assign sel_tmp1_fu_86_p2 = (tmp_fu_60_p2 ^ 1'b1);
assign sel_tmp2_fu_92_p2 = (tmp_1_fu_66_p2 & sel_tmp1_fu_86_p2);
assign sel_tmp5_fu_112_p2 = (tmp7_fu_106_p2 | tmp_fu_60_p2);
assign sel_tmp_fu_78_p3 = ((tmp_fu_60_p2[0:0] === 1'b1) ? sig_a : sig_c);
assign tmp7_fu_106_p2 = (tmp_1_fu_66_p2 | tmp_2_fu_72_p2);
assign tmp_1_fu_66_p2 = ((select_r == ap_const_lv32_1) ? 1'b1 : 1'b0);
assign tmp_2_fu_72_p2 = ((select_r == ap_const_lv32_2) ? 1'b1 : 1'b0);
assign tmp_fu_60_p2 = ((select_r == ap_const_lv32_0) ? 1'b1 : 1'b0);
endmodule //mux41

4.RTL級(jí)仿真:

在菜單里Solution>RunC/RTL cosimulation，需要對(duì)Co-similation Dialog設(shè)置如下：

得到如下結(jié)果，我們會(huì)發(fā)現(xiàn)Verilog的Status是pass，證明C/RTL cosimulation成功:

然后我們點(diǎn)開波形查看窗口，此時(shí)會(huì)自動(dòng)打開Vivado軟件，從圖中看到，mux41的功能正確：

5.IP封裝:
在菜單里Solution>Export TL，設(shè)置如下：

IP封裝后，會(huì)得到impl文件，其中就有我們所需要的三個(gè)子文件ip，verilog，vhdl

總結(jié):

事實(shí)上，在整個(gè)流程中，用戶先創(chuàng)建一個(gè)設(shè)計(jì) C、C++ 或 SystemC 源代碼，以及一個(gè)C的測(cè)試平臺(tái)。隨后需要用 GCC/G++或 Visual C++ 仿真器驗(yàn)證設(shè)計(jì)的系統(tǒng)行為。一旦行為設(shè)計(jì)運(yùn)行良好，對(duì)應(yīng)的測(cè)試臺(tái)的問題全部解決，就可以通過 Vivado HLS Synthesis 運(yùn)行設(shè)計(jì)，生成 RTL 設(shè)計(jì)，代碼可以是 Verilog，也可以是 VHDL。有了 RTL 后，隨即可以執(zhí)行設(shè)計(jì)的 Verilog 或 VHDL 仿真，或使用工具的C封裝器技術(shù)創(chuàng)建 SystemC 版本。然后可以進(jìn)行System C架構(gòu)級(jí)仿真，進(jìn)一步根據(jù)之前創(chuàng)建的 C 測(cè)試平臺(tái)，驗(yàn)證設(shè)計(jì)的架構(gòu)行為和功能。設(shè)計(jì)固化后，就可以通過 Vivado 設(shè)計(jì)套件的物理實(shí)現(xiàn)流程來運(yùn)行設(shè)計(jì)，將設(shè)計(jì)編程到器件上，在硬件中運(yùn)行和/或使用 IP 封裝器將設(shè)計(jì)轉(zhuǎn)為可重用的 IP。隨后使用 IP 集成器將 IP 集成到設(shè)計(jì)中，或在系統(tǒng)生成器 （System Generator） 中運(yùn)行 IP。

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