在PCB設計中，等長走線主要是針對一些高速的并行總線來講的。

由于這類并行總線往往有多根數據信號基于同一個時鐘采樣，每個時鐘周期可能要采樣兩次（DDRSDRAM）甚至4次，而隨著芯片運行頻率的提高，信號傳輸延遲對時序的影響的比重越來越大，為了保證在數據采樣點（時鐘的上升沿或者下降沿）能正確采集所有信號的值，就必須對信號傳輸的延遲進行控制。等長走線的目的就是為了盡可能的減少所有相關信號在PCB上的傳輸延遲的差異。

高速信號有效的建立保持窗口比較小，要讓數據和控制信號都落在有效窗口內，數據、時鐘或數據之間、控制信號之間的走線長度差異就很小。具體允許的偏差可以通過計算時延來得到。

其實一般來說，時序邏輯信號要滿足建立時間和保持時間并有一定的余量。只要滿足這個條件，信號是可以不嚴格等長的。

然而，實際情況是，對于高速信號來說（例如DDR2、DDR3、FSB），在設計的時候是無法知道時序是否滿足建立時間和保持時間要求（影響因素太多，包括芯片內部走線和容性負載造成的延時差別都要考慮，很難通過計算估算出實際值），必須在芯片內部設置可控延時器件（通過寄存器控制延時），然后掃描寄存器的值來嘗試各種延時，并通過觀察信號（直接看波形，測量建立保持時間）來確定延時的值使其滿足建立時間和保持時間要求。不過同一類信號一般只對其中一根或幾根信號線來做這種觀察，為了使所有信號都滿足時序要求，只好規定同一類信號走線全部嚴格等長。