2021年，代工廠正在加緊各自5nm甚至3nm先進(jìn)工藝的進(jìn)程。與此同時(shí)，下游芯片商又必須在基于哪種工藝設(shè)計(jì)下一代芯片做出決定。這就可能影響到在3nm是延續(xù)現(xiàn)有的FinFET發(fā)展，還是在3nm或2nm采用最新的環(huán)柵晶體管技術(shù)。未來，隨著FinFET能力的耗盡，芯片制造商還必須轉(zhuǎn)移到納米片F(xiàn)ET等更先進(jìn)的環(huán)柵技術(shù)…

從2007年高通首款采用65nm工藝的驍龍S1面世，到2021年即將問世的5nm工藝的驍龍875，處理器工藝節(jié)點(diǎn)實(shí)現(xiàn)了數(shù)代演進(jìn)，性能、功耗、面積和成本都取得巨大發(fā)展。

有消息指出，在經(jīng)過兩代7nm節(jié)點(diǎn)產(chǎn)品（驍龍855和865）由臺(tái)積電（TSMC）生產(chǎn)后，2021年，高通首款搭載5nm工藝的驍龍875將轉(zhuǎn)交三星生產(chǎn)。與此同時(shí)，蘋果的iPhone 12系列和iPad Air 2020中的A14 Bionic，以及華為Mate 40系列中所采用的麒麟9000芯片組，則都采用TSMC最新的5nm工藝生產(chǎn)。

一方面，代工廠正在加緊各自5nm工藝的市場(chǎng)進(jìn)程，另一方面，下游芯片商又必須在基于5nm工藝設(shè)計(jì)下一代芯片，還是轉(zhuǎn)向3nm或更先進(jìn)節(jié)點(diǎn)之間做出決定。

圖1：臺(tái)積電工藝節(jié)點(diǎn)路線圖。（圖片來源：WikiChip）

這就可能影響到在3nm節(jié)點(diǎn)是延續(xù)現(xiàn)有的FinFET技術(shù)發(fā)展，還是在3nm或2nm節(jié)點(diǎn)采用最新的環(huán)柵晶體管（GAAFET）技術(shù)。GAAFET是從FinFET演變而來，這種新晶體管可提供更好的性能，但是難以制造、價(jià)格昂貴，因此遷移起來就可能很痛苦。從好的方面來說，業(yè)界正在開發(fā)新的蝕刻、圖案化等技術(shù)，以幫助向這些節(jié)點(diǎn)發(fā)展鋪平道路。

GAAFET推出的時(shí)間表可能因代工廠而異。三星和臺(tái)積電都采用FinFET生產(chǎn)7nm，也都采用FinFET過渡到5nm。這些工藝節(jié)點(diǎn)可同時(shí)實(shí)現(xiàn)速度和功耗的改進(jìn)。但是到未來的3nm，三星計(jì)劃轉(zhuǎn)移到納米片F(xiàn)ET之類的GAAFET技術(shù)。同時(shí)，臺(tái)積電則計(jì)劃首先在3nm推出FinFET，然后在3nm的后期或2nm推出GAAFET。臺(tái)積電將FinFET延續(xù)到3nm的舉動(dòng)合乎邏輯——轉(zhuǎn)向新晶體管可能給客戶帶來潛在的干擾。但是最終FinFET就行不通了，所以臺(tái)積電后續(xù)只能遷移到環(huán)柵。

其他公司也都在開發(fā)高級(jí)工藝。英特爾目前正在交付10nm產(chǎn)品并在研發(fā)7nm（英特爾的10nm與代工廠的7nm類似。同時(shí)，中芯國(guó)際正在加強(qiáng)16nm/12nm FinFET布局，其10nm/7nm則處于研發(fā)中。

所有高級(jí)工藝都很燒錢，而且并非所有芯片都需要3nm等高級(jí)工藝。實(shí)際上，由于成本不斷上升，許多人都在探索其他方案。獲得擴(kuò)展優(yōu)勢(shì)的另一種方法是將高級(jí)芯片集成到同一個(gè)封裝中。多家公司都在開發(fā)新的高級(jí)封裝類型。

圖2：平面晶體管、FinFET與納米片F(xiàn)ET三者對(duì)比。（圖片來源：三星）

微型化是否走到了盡頭？

芯片由三部分組成：晶體管、觸點(diǎn)和互連。晶體管用作器件中的開關(guān)。高級(jí)芯片擁有多達(dá)350億個(gè)晶體管。

互連位于晶體管的頂部，由微小的銅布線方案組成，用于將電信號(hào)從一個(gè)晶體管傳輸?shù)搅硪粋€(gè)晶體管。晶體管和互連之間通過中間工序（MOL）連接，MOL由微小的接觸結(jié)構(gòu)組成。

IC微型化是推進(jìn)設(shè)計(jì)的傳統(tǒng)方法，它是將每個(gè)工藝節(jié)點(diǎn)的晶體管規(guī)格縮小，然后將其集成到單個(gè)裸片上。

因此，芯片制造商每18到24個(gè)月就會(huì)通過晶體管密度的提高而推出一種新工藝技術(shù)。每種工藝都會(huì)取一個(gè)數(shù)字節(jié)點(diǎn)名稱。最初，節(jié)點(diǎn)名稱與晶體管柵極長(zhǎng)度尺寸相關(guān)。

在每個(gè)節(jié)點(diǎn)上，芯片的晶體管規(guī)格都是微縮0.7倍，這樣，在相同的功率下性能就提高40%，面積就減少50%。芯片微型化技術(shù)讓新的電子產(chǎn)品實(shí)現(xiàn)了更多功能。

芯片制造商在邁向各個(gè)工藝節(jié)點(diǎn)的過程中都遵循這個(gè)趨勢(shì)。但是，到20nm時(shí)，傳統(tǒng)的平面晶體管就行不通了，這時(shí)就發(fā)生了很大的改變。從2011年開始，芯片制造商開始向FinFET遷移，從而延續(xù)摩爾定律的發(fā)展。

然而，F(xiàn)inFET制造起來更燒錢。結(jié)果，工藝研發(fā)成本猛增。因此，現(xiàn)在完全微縮節(jié)點(diǎn)的節(jié)奏從18個(gè)月延長(zhǎng)到了30個(gè)月，甚至更長(zhǎng)。

在高級(jí)節(jié)點(diǎn)上，英特爾繼續(xù)遵循0.7倍的微縮趨勢(shì)。但是從16nm/14nm開始，其他廠商偏離了這個(gè)趨勢(shì)，這就在市場(chǎng)上造成了一定混亂。

圖3：全球高級(jí)工藝密度對(duì)比。

那時(shí)，節(jié)點(diǎn)名稱變得模糊，不再與任何晶體管規(guī)格相關(guān)。今天，節(jié)點(diǎn)名稱只不過是市場(chǎng)術(shù)語(yǔ)，這個(gè)指標(biāo)變得越來越?jīng)]有意義和具有誤導(dǎo)性。例如，在5nm或3nm節(jié)點(diǎn)，幾何圖形不再是5nm或3nm。此外，供應(yīng)商之間的工藝通用性大大降低。對(duì)于同一節(jié)點(diǎn)，從臺(tái)積電到三星，還有英特爾，性能不再相同。

高級(jí)節(jié)點(diǎn)的微型化速度也在放緩。通常，7nm工藝的接觸式多晶間距（CPP），其范圍從56nm至57nm，金屬間距為40nm。到5nm，CPP約為45nm-50nm，金屬間距為26nm。CPP是一個(gè)關(guān)鍵的晶體管指標(biāo)，用于度量源極和漏極觸點(diǎn)之間的距離。

另外，價(jià)格/性能優(yōu)勢(shì)不再遵循相同的曲線，因此許多人都認(rèn)為摩爾定律已走到了盡頭。

隨著多重圖案和EUV成本的增加，摩爾定律的經(jīng)濟(jì)方面開始下降。未來，計(jì)算能力的提高可能來自新的設(shè)計(jì)和體系結(jié)構(gòu)而不是微型化。也即未來芯片的計(jì)算能力將會(huì)繼續(xù)提高，但其成本的下降速度不一定再與過去相同。

圖4：光刻原理。

芯片微型化并沒有完全消失。人工智能、服務(wù)器和智能手機(jī)等對(duì)更快芯片的追求推動(dòng)了高級(jí)節(jié)點(diǎn)的發(fā)展。但是，并不是所有人都需要高級(jí)節(jié)點(diǎn)。成熟工藝芯片的需求仍然旺盛，例如5G智能手機(jī)中所使用的RF IC和OLED驅(qū)動(dòng)器IC，以及面向計(jì)算和固態(tài)驅(qū)動(dòng)器應(yīng)用設(shè)計(jì)的電源管理IC。

FinFET微型化

同時(shí)，在芯片微型化方面，多年來芯片制造商都遵循相同的工藝路線圖，并且晶體管類型相同。2011年，英特爾在22nm轉(zhuǎn)向FinFET，其他代工廠則是從16nm/14nm開始。

在FinFET中，電流的控制是通過在鰭片的三個(gè)側(cè)面分別制造柵極而實(shí)現(xiàn)的。每個(gè)FinFET具有兩到四個(gè)鰭。每個(gè)鰭片都有不同的寬度、高度和形狀。

英特爾第一代22nm FinFET的鰭片間距為60nm，鰭片高度為34nm。然后，在14nm，英特爾FinFET的鰭片間距和高度都變成42nm。

因此，英特爾是通過將鰭片做高做薄來實(shí)現(xiàn)FinFET的微型化。

在10nm/7nm上，芯片制造商遵循相同的方法來實(shí)現(xiàn)FinFET微型化。臺(tái)積電在2018年推出了首個(gè)7nm FinFET工藝，隨后是三星。同時(shí)，英特爾在經(jīng)歷了幾次延誤后于2019年實(shí)現(xiàn)10nm出貨。

未來，代工行業(yè)的競(jìng)爭(zhēng)將更加激烈。三星和臺(tái)積電正在加大5nm和各種半節(jié)點(diǎn)產(chǎn)品的生產(chǎn)和3nm的研發(fā)。

與7nm相比，三星的5nm FinFET技術(shù)可將邏輯面積最多增加25%，功耗降低20%，性能提高10%。

相比之下，TSMC的5nm FinFET工藝在相同的功耗下速度提高15%，或者在相同速度下功耗降低30%，邏輯密度為7nm節(jié)點(diǎn)的1.84倍。

芯片制造商在7nm和5nm節(jié)點(diǎn)進(jìn)行了一些重大改變。為了對(duì)芯片中的關(guān)鍵特征實(shí)現(xiàn)圖案化，兩家公司從傳統(tǒng)的193nm光刻技術(shù)過渡到了極紫外（EUV）光刻技術(shù)。使用13.5nm波長(zhǎng)的EUV可以對(duì)此進(jìn)行簡(jiǎn)化。

但EUV不能解決芯片微縮方面的所有挑戰(zhàn)。解決這些挑戰(zhàn)需要使用多種技術(shù)，除了微型化外，還包括新材料的使用、新型嵌入式非易失性存儲(chǔ)器和高級(jí)邏輯架構(gòu)、沉積和蝕刻新方法，以及封裝和小芯片設(shè)計(jì)的創(chuàng)新。

同時(shí)，三星和臺(tái)積電也在默默準(zhǔn)備3nm工藝。過去，芯片制造商遵循相同的路線，但是今天卻出現(xiàn)了分歧。

3nm可能有幾種不同的方案，例如FinFET和環(huán)柵。這樣客戶就可以根據(jù)自己的需求在成本、密度、功耗和性能方面做出權(quán)衡。

如前所述，三星將推出3nm的納米片F(xiàn)ET。臺(tái)積電也在對(duì)此進(jìn)行研究，但其計(jì)劃將FinFET延續(xù)到下一代。該公司將在2021年第三季度推出3nm FinFET，環(huán)柵則是在2022或2023年左右。對(duì)此，下游芯片商必須在成本和技術(shù)之間做出折衷。延續(xù)FinFET是一條更安全的途徑，因此許多芯片商認(rèn)為臺(tái)積電是一家低風(fēng)險(xiǎn)供應(yīng)商。

不過，在某種程度上，環(huán)柵技術(shù)可提供更高的性能。據(jù)悉，與3nm FinFET相比，3nm環(huán)柵具有較低的閾值電壓，并且有可能將功耗降低15%至20%。但是，由于MOL和后道工序（BEOL）相同，因此性能差異可能會(huì)低于8%。BEOL和MOL是高級(jí)芯片的瓶頸，接觸電阻是MOL中的一個(gè)問題。

BEOL用于實(shí)現(xiàn)芯片內(nèi)的銅互連。在每個(gè)節(jié)點(diǎn)，由于互連尺寸變得越來越小，芯片中的阻容（RC）延遲問題變得嚴(yán)重。雖然FinFET和環(huán)柵晶體管類型不同，但它們?cè)?nm可能具有類似的銅互連方案。RC延遲對(duì)于兩種晶體管都是一個(gè)問題。

還有其他挑戰(zhàn)。當(dāng)鰭片寬度達(dá)到5nm時(shí)，F(xiàn)inFET就行不通了。5nm/3nm FinFET遇到了這個(gè)極限。

另外，與其他節(jié)點(diǎn)有兩個(gè)或更多鰭片相比，3nm FinFET可能只有一個(gè)鰭片。這就對(duì)鰭片的驅(qū)動(dòng)功率提出更高的要求。

將FinFET擴(kuò)展到3nm的一種方法是使用鍺材料作為p溝道。具有高遷移率溝道的3nm FinFET可提高性能，但存在一些集成挑戰(zhàn)。

轉(zhuǎn)向納米片F(xiàn)ET

最終，F(xiàn)inFET微型化將會(huì)停止，因此芯片制造商必須轉(zhuǎn)移到新的晶體管，即納米片F(xiàn)ET或相關(guān)類型。

納米片F(xiàn)ET的勢(shì)頭始于2017年，當(dāng)時(shí)三星推出了3nm的多橋溝道FET（MBCFET）——MBCFET是一種納米片F(xiàn)ET（納米片F(xiàn)ET又是一種環(huán)柵晶體管）。其量產(chǎn)定于2022年開始。

臺(tái)積電也在研究納米片。與5nm FinFET相比，納米片提供了適當(dāng)?shù)奈⒖s，而且具有一些優(yōu)勢(shì)。

納米片F(xiàn)ET的側(cè)面基本上是個(gè)FinFET，然后將柵極包裹在其周圍。納米片由幾個(gè)分開的、垂直堆疊的水平薄片組成。每個(gè)薄片形成一個(gè)溝道。

柵極圍繞在每個(gè)薄片周圍，從而形成環(huán)柵晶體管。從理論上講，由于電流的控制是在這種結(jié)構(gòu)的四個(gè)側(cè)面完成的，因此納米片F(xiàn)ET可以提供更高的性能，并且漏電更少。

最初，納米片會(huì)有四個(gè)左右的薄片。典型的納米片寬度為12nm至16nm，厚度為5nm。這就是納米片不同于FinFET的地方。FinFET用有限數(shù)量的鰭片進(jìn)行量化，這對(duì)設(shè)計(jì)人員提出了一些限制。納米片的優(yōu)勢(shì)在于它可以具有不同的納米片寬度。根據(jù)設(shè)計(jì)人員的需求，每個(gè)器件可以具有不同的寬度。這為設(shè)計(jì)人員提供了一些自由，并能在性能和功耗方面實(shí)現(xiàn)更好的平衡。

例如，具有較寬薄片的晶體管可以實(shí)現(xiàn)更大的驅(qū)動(dòng)電流。具有較窄的薄片可以實(shí)現(xiàn)較小的器件，但是驅(qū)動(dòng)電流較小。

納米片與納米線有關(guān)。納米線是用電線而非薄片形成溝道，溝道寬度有限，因此驅(qū)動(dòng)電流較小。

這就是納米片F(xiàn)ET蒸蒸日上的原因。但是，在3nm左右，這項(xiàng)技術(shù)和FinFET面臨一些挑戰(zhàn)。FinFET面臨的挑戰(zhàn)是在微縮柵極長(zhǎng)度的情況下對(duì)鰭片寬度和鰭片輪廓進(jìn)行量子控制。納米片面臨的挑戰(zhàn)是n/p失衡、底片效率、間隔層、柵極長(zhǎng)度控制和器件覆蓋率。

考慮到這些挑戰(zhàn)，納米片F(xiàn)ET將需要時(shí)間來加速。

在簡(jiǎn)單的工藝流程中，納米片F(xiàn)ET開始于在襯底上形成超晶格結(jié)構(gòu)。外延工具在襯底上交替沉積多層硅鍺（SiGe）和硅——至少包含三層SiGe和三層硅。然后使用圖案化和蝕刻在超晶格結(jié)構(gòu)中形成垂直鰭，超晶格結(jié)構(gòu)和鰭片形成需要精確的CD控制。

隨后的工序就比較麻煩了：內(nèi)間隔層的形成。首先要使超晶格結(jié)構(gòu)中的SiGe層的外部凹陷。這樣就能產(chǎn)生小空間而充滿電介質(zhì)材料。內(nèi)間隔層用于減少柵極到源極/漏極的電容，其制程控制非常關(guān)鍵。

作為解決方案，IBM和東電電子（TEL）最近面向內(nèi)間隔層和溝道釋放過程發(fā)表了一種新蝕刻技術(shù)。涉及比率為150:1的各向同性SiGe干法蝕刻技術(shù)。這項(xiàng)技術(shù)可實(shí)現(xiàn)精確的內(nèi)間隔層。

然后就可以形成源極/漏極。再然后，使用蝕刻工藝去除超晶格結(jié)構(gòu)中的SiGe層，所剩下的是構(gòu)成溝道的硅基層或者片。

高k/金屬柵材料沉積在這一結(jié)構(gòu)中。最后，形成MOL和銅互連，從而形成納米片。

上述即為這個(gè)復(fù)雜過程的簡(jiǎn)單描述。但是，與任何新技術(shù)一樣，納米片也容易出現(xiàn)缺陷，這需要在晶圓廠進(jìn)行更多的檢查和度量。

更多方案

Imec正在研發(fā)更先進(jìn)的環(huán)柵形式，例如CFET和forksheet FET，它們的目標(biāo)是2nm及以后。

圖5：晶體管結(jié)構(gòu)進(jìn)化路線圖。

屆時(shí)，對(duì)于大多數(shù)人來說，IC微型化可能就太燒錢了，特別是存在功耗和性能優(yōu)勢(shì)的降低。這就是高級(jí)封裝技術(shù)變得越來越有吸引力的原因。不是將所有芯片功能都塞在同一個(gè)裸片上，而是將器件分解成更小的裸片，然后將它們集成到高級(jí)封裝中。

當(dāng)然，這取決于應(yīng)用。即使在深亞微米節(jié)點(diǎn)，也會(huì)出現(xiàn)更多這類活動(dòng)。有許多公司正在研究它，在決定有哪些內(nèi)容不能或不希望在5nm上集成，也即研究如何對(duì)系統(tǒng)進(jìn)行分割。

這不是那么容易。此外，還有幾種封裝方案可以選擇，例如2.5D、3D IC，小芯片和扇出，它們各有各的折衷。

圖6：TSMC先進(jìn)封裝技術(shù)一覽。

總結(jié)

可以肯定地說，并不是所有人都需要高級(jí)節(jié)點(diǎn)。但是無(wú)疑，蘋果、海思、英特爾、三星和高通都需要各種先進(jìn)技術(shù)。

消費(fèi)者希望擁有性能更高、最新最好的系統(tǒng)。最大的問題是，下一代技術(shù)是否能以合適的成本提供任何真正的優(yōu)勢(shì)。

編輯：hfy