，器件約有1000+ 發現元件庫symbol屬性信息顯示太多，如下圖 需要逐個手動隱藏再希望平臺看到后給個解決辦法，或者廣大道友有沒有批量隱藏symbol屬性信息的方法 告知一二感謝?

，歸屬于母公司所有者的凈利潤達到628.68億元。對比來看，今年前三季度華為營收增加1293億元，同比增長28.3%。 任正非回應華為員工提問 日前，在任正非與ICPC主席、教練及獲獎

RISC-V（Reduced Instruction Set Computing – V）無疑正是當下芯片產業的熱門關鍵詞！使用最開放開源協議之一的BSD，只用十年就達到出貨量100億顆（ARM 指令集芯片達到相同出貨量用了近 30 年）的RISC-V，大有與x86和Arm兩大指令集三分天下的潛力。

引言 目前，大多數自由文本搜索技術采用類似于Lucene的策略，通過解析搜索文本為各個組成部分來定位關鍵詞。這種方法在處理少量關鍵詞時表現良好。但當搜索的關鍵詞數量達到10萬個或更多時，這種

7月23日，由中國通信標準化協會主辦，中國信息通信研究院（簡稱“中國信通院”）承辦的“2024可信云大會”在京召開。大會上，中國信通院正式發布“2024云計算十大關鍵詞”，中國信通院云計算與大數

植保機在田野上空“起舞”，無人機在夜空中排列組合成驚艷的“巨龍”圖案。你點了一份外賣，而送餐的“小哥”卻是一架無人機。這些都是低空經濟的冰山一角。作為近期的全網熱詞，在全國兩會期間也被多次提及

當前，微軟已邀請部分Canary頻道Edge使用者參與試用，并在Edge瀏覽器中打開PDF后，右上角將出現新品圖標（A之上加放大鏡），用以自動分析及歸納文檔內容的關鍵詞。

技術及移動互聯網云端與電力自動化 技術相結合，云邊協同，實現智能化無線測溫系統方案。無線測溫系統具有結構簡單可靠，擴展性好，布點靈活等特點,可以結合行業深層需求及其他技術，進一步在電廠推廣應用。 ? 關鍵詞： 無線測溫；

的一筆共同奏響中國基礎軟件的光輝歲月作為OpenHarmony生態的領軍企業深開鴻通過三個關鍵詞帶你讀懂《2023OpenHarmony年度運營報告》01繁榮202

在 LAD 或 FBD 中調用該塊時，可隱藏塊參數。剛開始時，隱藏的參數不可見；但可通過框底部邊緣處的小箭頭進行顯示。

總結為以下四個關鍵詞。 聚焦 —? 曙光算力服務緊跟市場趨勢，積極參與信通院新一代算力網技術創新聯盟、首批可信算力云服務-智能平臺和“算力星圖”計劃。通過深度參與行業標準和技術創新，曙光智算成功通過首批“可信算力服務-智

原文標題：測測這10個AI關鍵詞你清楚幾個？第4個今年最火 文章出處：【微信公眾號：微軟科技】歡迎添加關注！文章轉載請注明出處。

之前的因為一些問題發的code有點問題，這次把更新之后code發了出來，雖然也不是很完善但是初步還是可以用的； 對應的code如下： `timescale 1ns / 1ps modulecreat_PWM ( inputwireclk,//系統時鐘為100MHz inputwirerst,//系統復位 inputwirekey_flag1,//占空比上調 inputwirekey_flag2,//占空比下調 inputwirekey_flag3,//頻率上調 inputwirekey_flag4,//頻率下調 output regPWM ); //PWM波形頻率選擇 reg [1:0] Frequency_seting; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) Frequency_seting <= 2\'b00; else if( (Frequency_seting == 2\'b11) && (key_flag3==1\'b1) ) Frequency_seting <= 2\'b00; else if( (Frequency_seting == 2\'b00) && (key_flag4==1\'b1) ) Frequency_seting <= 2\'b11; else if( key_flag3==1\'b1 ) Frequency_seting <= Frequency_seting + 1\'b1; else if( key_flag4==1\'b1 ) Frequency_seting <= Frequency_seting - 1\'b1; else Frequency_seting <= Frequency_seting; //PWM波形的頻率設定 reg [23:0] Frequency_CNT_MAX; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) Frequency_CNT_MAX <= 24\'d9_999; else case( Frequency_seting ) 2\'b00 : Frequency_CNT_MAX <= 24\'d9_999; 2\'b01 : Frequency_CNT_MAX <= 24\'d99_999; 2\'b10 : Frequency_CNT_MAX <= 24\'d999_999; 2\'b11 : Frequency_CNT_MAX <= 24\'d9_999_999; default : Frequency_CNT_MAX <= 24\'d9_999; endcase //PWM頻率生成計數器模塊 reg [23:0] counter; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) counter <= 0; else if( counter == Frequency_CNT_MAX) counter <= 0; else counter <= counter + 1\'b1; //占空比調節模塊，步進為10% reg [23:0] duty_counter; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) duty_counter <= Frequency_CNT_MAX/2; else if( key_flag1 == 1\'b1 ) duty_counter <= duty_counter + (Frequency_CNT_MAX/10); else if( key_flag2 == 1\'b1 ) duty_counter <= duty_counter - (Frequency_CNT_MAX/10); else duty_counter <= duty_counter; //生成PWM always @(posedge clk or negedge rst) if( rst == 1\'b0 ) PWM <= 1\'b0; else if( duty_counter <= counter ) PWM <= 1\'b1; else PWM <= 1\'b0; endmodule 對應的測試用的testbench如下： `timescale 1ns/1ns module tb_creat_PWM(); //****************** Parameter and Internal Signal *******************// //wire define wirePWM; //reg define reg clk; reg rst; reg key_flag1; reg key_flag2; reg key_flag3; reg key_flag4; //***************************** Main Code ****************************// initial begin clk = 1\'b1; rst <= 1\'b0; key_flag1 <= 1\'b0; key_flag2 <= 1\'b0; key_flag3 <= 1\'b0; key_flag4 <= 1\'b0; #201; rst <= 1\'b1; #200; key_flag1 <= 1\'b1; #100; key_flag1 <= 1\'b0; #20000000; key_flag1 <= 1\'b1; #100; key_flag1 <= 1\'b0; #20000000; #20000000; $stop; end // creator clk always #10 clk <= ~clk; //*************************** Instantiation **************************// creat_PWMcreat_PWM_inst ( .clk ( clk), .rst ( rst), .key_flag1 ( key_flag1 ), .key_flag2 ( key_flag2 ), .key_flag3 ( key_flag3 ), .key_flag4 ( key_flag4 ), .PWM ( PWM) ); endmodule 對應的原始code中的參數如果修改一下是可以大幅縮短仿真時間，但是一時沒有想起對應的修改模塊內部變量的方法，后面找到后再進行補充。 寫的還是感覺比較差勁，只能說說慢慢進步吧，自己也是自學不久。

由于今天連續多次無法發布該文章，心態真的是崩了，由于基礎的PWM比較簡單，此次先給大家展示個半成品，完整狀態對應的PWM頻率、占空比均可調節，對應的模塊結構圖如下： 對應的基本code如下： modulecreat_PWM ( inputwireclk, //系統時鐘為50MHz inputwirerst, inputwirekey_flag1, inputwirekey_flag2, output regPWM ); parameter Frequency_CNT_MAX = 16\'d49_999; //輸出PWM為1KHz，1ms=5000*20ns //PWM頻率生成計數器模塊 reg [15:0] couter; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) couter <= 0; else if( couter == Frequency_CNT_MAX ) couter <= 0; else couter <= couter + 1\'b1; //占空比調節模塊 reg [15:0] duty_counter; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) duty_counter <= 16\'d24_999; else if( key_flag1 == 1\'b1 ) duty_counter <= duty_counter + 16\'d49; else if( key_flag2 == 1\'b1 ) duty_counter <= duty_counter - 16\'d49; else duty_counter <= duty_counter; //生成PWM always @(posedge clk or negedge rst) if( rst == 1\'b0 ) PWM <= 1\'b0; else if( duty_counter <= Frequency_CNT_MAX ) PWM <= 1\'b1; else PWM <= 1\'b0; endmodule 由于是第一次在電子發燒友上發文章，體驗感覺真的不太友好，希望能夠把文章的自動保存功能給加上，否則沒有備份真的讓人不開心

FPGA 年度關鍵詞，我的想法是“標準化”；今年的工作中遇到了不少同事的issues，本身都是小問題或者很細節的東西但是卻反復出現問題，目前想到的最好的辦法是做好設計規則的標準化才能避免，不知道大家有沒有更好的建議？