摩爾定律在制程技術中處于最后一刻，因此高級包裝占據了接力棒。扇出晶圓級封裝（FOWLP）等先進技術可提高組件密度并提高性能，并幫助解決芯片I / O限制。然而，成功使用這種技術的關鍵是從一開始就將封裝包括在芯片設計中。

數十年來，半導體加工技術一直將特征尺寸從數十微米穩步降低到單位納米，在此過程中每18個月有效地使部件密度翻了一番。但是，與此同時，設計和制造成本上升了，閾值余量變窄了，許多其他挑戰似乎阻礙了進一步的發展。此外，單個芯片中晶體管密度的增加在將芯片連接在一起時產生了問題，例如，限制了IO引腳數和芯片到芯片互連的速度。

事實證明，這些限制在需要大量高帶寬內存的應用程序（如人工智能（AI）邊緣和云系統）中尤其成問題。為了解決這些問題并繼續提高組件密度，該行業開發了幾種先進的封裝技術，這些技術允許多個芯片以緊湊，高性能的封裝互連，該封裝在板上可以作為單個組件工作。

一種這樣的技術FOWLP已經用于移動設備的批量生產中。FOWLP封裝過程涉及將單個芯片安裝在稱為重分布層（RDL）的中介層基板上，該中介層可提供芯片之間以及與IO焊盤的互連，所有這些封裝都封裝在一個包覆成型中。

正面朝上和正面朝下的方法

FOWLP有多種變體，每種變體使用的制造步驟略有不同，可從多家供應商處獲得（圖1）。FOWLP組件可以使用模制優先的工藝來創建，芯片朝下或面朝上安裝，或者使用RDL優先的組件。

圖1FOWLP技術的變化形式包括模制優先和RDL優先的裝配選項。資料來源：微型機器

在“先鑄?！狈椒ㄖ?，芯片管芯使用臨時粘合或熱釋放層附著到載體上，然后將其模制成封裝。如果裸片正面朝下安裝，則下一步是釋放臨時層，附上RDL，并形成完成封裝的焊球。如果裸片面朝上安裝，則需要一些其他步驟。

首先，必須在包覆成型之前通過在其上添加銅柱來擴展各個管芯的I / O連接。模制之后，在連接RDL和形成焊球之前，必須將模制的背面接地，以露出柱子。

在以RDL為先的方法中，RDL使用臨時釋放層附著到載體，而管芯附著到RDL。然后，該組件被包覆成型，釋放載體，并形成焊球。兩種方法的最后一步是將組件分開，這些組件被整體形成為單獨的設備。

這些不同的方法提供了不同的成本和性能折衷。在成本方面，模具優先，面朝下的方法避免了制造銅柱和進行背面研磨的需要，因此具有較低的制造成本。它最適合于低I / O數量的應用；然而，存在管芯移位，晶片翹曲等問題，從而限制了其在復雜的多芯片封裝中的使用。

正面朝上的方法減少了這些問題，并且由于芯片的背面完全暴露在熱量管理方面具有優勢，因此有利于散熱。以RTL為先的方法的優勢在于，它允許在其制造過程中使用已知的良好管芯（KGD），從而提高了成品率。

在性能方面，面朝下方法的連接路徑比其他兩種方法短（圖2）。這兩種方法都具有銅柱，該銅柱將連接擴展到RDL，并且在芯片下方具有一層材料，在連接之間增加了寄生電容，從而影響了它們的高頻性能。

圖2FOWLP方法的選擇會影響走線長度并產生寄生效應，需要在芯片設計中加以考慮。源微機

先進包裝的新工具

隨著邏輯速度的提高，由于封裝的制造而產生的這種細微的寄生效應變得越來越重要，并且可以極大地改變信號時序和特性。因此，尋求使用這種高級封裝技術的開發人員將需要確保他們的仿真和設計驗證工作包括封裝以及芯片設計，以確保成功。

芯片供應商開始開發自己的內部工具，以將封裝和芯片設計集成到為其客戶的單個處理流程中。但是，內部工具可能會限制設計人員對使用供應商流程制作的芯片的選擇。那些想要混合來自不同工藝的芯片的人可能需要依靠外包組裝和測試（OSAT）設備提供的工具來驗證完整封裝的芯片設計。EDA公司還加緊開發可支持這些高級包裝要求的設計和驗證工具。

無論哪種方式，隨著行業不斷推動保持摩爾定律的有效期，高級包裝的作用將繼續增長。對更小，更快，功能更強大的芯片和系統的需求將繼續存在，而封裝現在似乎已成為開發人員需要探索的新領域。

Rich Quinnell是一位退休的工程師和作家，并且是EDN的前總編輯。

編輯：hfy