基本配置：時鐘凈化電路

鎖相環的最基本配置是將參考信號(FREF)的相位與可調反饋信號(RFIN)F0的相位進行比較，如圖1所示。

圖1. PLL基本配置

圖2中有一個在頻域中工作的負反饋控制環路。當比較結果處于穩態，即輸出頻率和相位與誤差檢測器的輸入頻率和相位匹配時，我們說PLL被鎖定。就本文而言，我們僅考慮ADI ADF4xxx系列PLL所實現的經典數字PLL架構。

該電路的第一個基本元件是鑒頻鑒相器(PFD)。PFD將輸入到REFIN的頻率和相位與反饋到RFIN的頻率和相位進行比較。ADF4002 是一 款可配置為獨立PFD（反饋分頻器N = 1）的PLL。因此，它可以與高質量壓控晶體振蕩器(VCXO)和窄低通濾波器一起使用，以凈化高噪聲REFIN時鐘。

圖2. PLL基本配置

鑒頻鑒相器

圖3中的鑒頻鑒相器將+IN端的FREF輸入與和-IN端的反饋信號進行比較。它使用兩個D型觸發器和一個延遲元件。一路Q輸出使能正電流源，另一路Q輸出使能負電流源。這些電流源就是所謂電荷泵。

圖3. 鑒頻鑒相器

使用這種架構，下面+IN端的輸入頻率高于-IN端（圖4），電荷泵輸出會推高電流，其在PLL低通濾波器中積分后，會使VCO調諧電壓上升。

圖4. PFD錯相和頻率失鎖

這樣，-IN頻率將隨著VCO頻率的提高而提高，兩個PFD輸入最終會收斂或鎖定到相同頻率（圖5）。如果-IN頻率高于+IN頻率，則發生相反的情況。

圖5. 鑒頻鑒相器、頻率和鎖相

回到原先需要凈化的高噪聲時鐘例子，時鐘、自由運行VCXO和閉環PLL的相位噪聲曲線可以在ADIsimPLL中建模。

從所示的ADIsimPLL曲線中可以看出，REFIN的高相位噪聲（圖6）由低通濾波器濾除。由PLL的參考和PFD電路貢獻的所有帶內噪聲都被低通濾波器濾除，只在環路帶寬外（圖8）留下低得多的VCXO噪聲（圖7）。當輸出頻率等于輸入頻率時，PLL配置最簡單。這種PLL稱為時鐘凈化PLL。對于此類時鐘凈化應用，建議使用窄帶寬(<1kHz)低通濾波器。

圖6. 參考噪聲

圖7. 自由運行VCXO

圖8. 總PLL噪聲

高頻整數N分頻架構

為了產生一系列更高頻率，應使用VCO，其調諧范圍比VCXO更寬。這常用于跳頻或擴頻跳頻(FHSS)應用中。在這種PLL中，輸出是參考頻率的很多倍。壓控振蕩器含有可變調諧元件，例如變容二極管，其電容隨輸入電壓而改變，形成一個可調諧振電路，從而可以產生一系列頻率（圖9）。PLL可以被認為是該VCO的控制系統。

圖9. 壓控振蕩器

反饋分頻器用于將VCO頻率分頻為PFD頻率，從而允許PLL生成PFD頻率倍數的輸出頻率。分頻器也可以用在參考路徑中，這樣就可以使用比PFD頻率更高的參考頻率。ADI公司的 ADF4108 就是這樣的PLL。PLL計數器是電路中要考慮的第二個基本元件。

PLL的關鍵性能參數是相位噪聲、頻率合成過程中的多余副產物或雜散頻率（簡稱雜散）。對于整數N PLL分頻，雜散頻率由PFD頻率產生。來自電荷泵的漏電流會調制VCO的調諧端口。低通濾波器可減輕這種影響，而且帶寬越窄，對雜散頻率的濾波越強。理想單音信號沒有噪聲或額外雜散頻率（圖10），但在實際應用中，相位噪聲像裙擺一樣出現在載波邊緣，如圖11所示。單邊帶相位噪聲是指在距離載波的指定頻率偏移處，1 Hz帶寬內相對于載波的噪聲功率。

圖10. 理想LO頻譜

圖11. 單邊帶相位噪聲

整數N和小數N分頻器

在窄帶應用中，通道間隔很窄（通常<5MHz），反饋計數器N很高。通過使用雙模P/P + 1預分頻器，如圖12所示，可以利用一個小電路獲得高N值，并且N值可以利用公式N = PB + A來計算；以8/9預分頻器和90的N值為例，計算可得B值為11，A值為2。對于A或2個周期，雙模預分頻器將進行9分頻。

圖12. 具有雙模N計數器的PLL

對于剩余的(B-A)或9個周期，它將進行8分頻，如表1所示。預分頻器一般利用較高頻率電路技術設計，例如雙極性射極耦合邏輯(ECL)電路，而A和B計數器可以接受這種較低頻率的預分頻器輸出，它們可以利用低速CMOS電路制造，以減少電路面積和功耗。像ADF4002這樣的低頻凈化PLL省去了預分頻器。

表1. 雙模預分頻器操作

帶內（PLL環路濾波器帶寬內）相位噪聲受N值直接影響，帶內噪聲增幅為20log(N)。因此，對于N值很高的窄帶應用，帶內噪聲主要由高N值決定。利用小數N分頻合成器（例如 ADF4159 或 HMC704），可以實現N值低得多但仍有精細分辨率的系統。這樣一來，帶內相位噪聲可以大大降低。圖13至圖16說明了其實現原理。

在這些示例中，使用兩個PLL來生成適合于5G系統本振(LO)的7.4 GHz至7.6 GHz頻率，通道分辨率為1 MHz。ADF4108以整數N分頻配置使用（圖13），HMC704以小數N分頻配置使用。HMC704（圖14）可以使用50 MHz PFD頻率，這會降低N值，從而降低帶內噪聲，同時仍然支持1 MHz（或更小）的頻率步長——可注意到性能改善15 dB（在8 kHz偏移頻率處）（圖15與圖16對比）。但是，ADF4108必須使用1 MHz PFD才能實現相同的分辨率。

圖13. 整數N分頻PLL

圖14. 小數N分頻PLL

圖15. 整數N分頻PLL帶內相位噪聲

圖16. 小數N分頻PLL帶內相位噪聲

對于小數N分頻PLL務必要小心，確保雜散不會降低系統性能。對于HMC704之類的PLL，整數邊界雜散（當N值的小數部分接近0或1時產生，例如147.98或148.02非常接近整數值148）最需要關注。解決措施是對VCO輸出到RF輸入進行緩沖，以及/或者做精心的規劃頻率，改變REFIN以避免易發生問題的頻率。

對于大多數PLL，帶內噪聲高度依賴于N值，也取決于PFD頻率。從帶內相位噪聲測量結果的平坦部分減去20log(N)和10log(FPFD)得到品質因數(FOM)。選擇PLL的常用指標是比較FOM。影響帶內噪聲的另一個因素是1/f噪聲，它取決于器件的輸出頻率。FOM貢獻和1/f噪聲，再加上參考噪聲，決定了PLL系統的帶內噪聲。

用于5G通信的窄帶LO

對于通信系統，從PLL角度來看，主要規格有誤差矢量幅度(EVM)和VCO阻塞。EVM在范圍上與積分相位噪聲類似，考慮的是一系列偏移上的噪聲貢獻。對于前面列出的5G系統，積分限非常寬，從1 kHz開始持續到100 MHz。EVM可被認為是理想調制信號相對于理想點的性能降幅百分比（圖17）。

圖17. 相位誤差可視化

類似地，積分相位噪聲將相對于載波的不同偏移處的噪聲功率進行積分，表示通過配置可以計算EVM、積分相位噪聲、均方根相位誤差和抖動。現代信號源分析儀也會包含這些數值（圖18），只需按一下按鈕即可得到。隨著調制方案中密度的增加，EVM變得非常重要。對于16-QAM，根據ETSI規范3GPP TS 36.104，EVM最低要求為12.5%。對于64-QAM，該要求為8%。然而，由于EVM包括各種其他非理想參數（功率放大器失真和不需要的混頻產物引起），因此積分噪聲通常有單獨的定義（以dBc為單位）。

圖18. 信號源分析儀圖

VCO阻塞規范在需要考慮強發射存在的蜂窩系統中非常重要。如果接收器信號很弱，并且VCO噪聲太高，那么附近的發射器信號可能會向下混頻，淹沒目標信號（圖19）。圖19演示了如果接收器VCO噪聲很高，附近的發射器（相距800 kHz）以-25 dBm功率發射時，如何淹沒-101 dBm的目標信號。這些規范構成無線通信標準的一部分。阻塞規范直接影響VCO的性能要求。

圖19. VCO噪聲阻塞

壓控振蕩器(VCO)

我們的電路中需要考慮的下一個PLL電路元件是壓控振蕩器。對于VCO，相位噪聲、頻率覆蓋范圍和功耗之間的權衡十分重要。振蕩器的品質因數(Q)越高，VCO相位噪聲越低。然而，較高Q電路的頻率范圍比較窄。提高電源電壓也會降低相位噪聲。

在ADI 的VCO系列中， HMC507 的覆蓋范圍為6650 MHz至7650 MHz，100 kHz時的VCO噪聲約為-115 dBc/Hz。相比之下， HMC586 覆蓋了從4000 MHz 到8000 MHz的全部倍頻程，但相位噪聲較高，為-100 dBc/Hz。為使這種VCO的相位噪聲最小，一種策略是提高VCO調諧電壓VTUNE的范圍（可達20 V或更高）。這會增加PLL電路的復雜性，因為大多數PLL電荷泵只能調諧到5 V，所以利用一個由運算放大器組成的有源濾波器來提高PLL電路的調諧電壓。

多頻段集成PLL和VCO

另一種擴大頻率覆蓋范圍而不惡化VCO相位噪聲性能的策略是使用多頻段VCO，其中重疊的頻率范圍用于覆蓋一個倍頻程的頻率范圍，較低頻率可以利用VCO輸出端的分頻器產生。ADF4356就是這種器件，它使用四個主VCO內核，每個內核有256個重疊頻率范圍。該器件使用內部參考和反饋分頻器來選擇合適的VCO頻段，此過程被稱為VCO頻段選擇或自動校準。

多頻段VCO的寬調諧范圍使其適用于寬帶儀器，可產生范圍廣泛的頻率。此外，39位小數N分辨率使其成為精密頻率應用的理想選擇。在矢量網絡分析儀等儀器中，超快開關速度至關重要。這可以通過使用非常寬的低通濾波器帶寬來實現，它能非?？斓卣{諧到最終頻率。在這些應用中，通過使用查找表（針對每個頻率直接寫入頻率值）可以繞過自動頻率校準程序，也可以使用真正的單核寬帶VCO，如HMC733 ，其復雜性更低。

對于鎖相環電路，低通濾波器的帶寬對系統建立時間有直接影響。低通濾波器是我們電路中的最后一個元件。如果建立時間至關重要，應將環路帶寬增加到允許的最大帶寬，以實現穩定鎖定并滿足相位噪聲和雜散頻率目標。通信鏈路中的窄帶要求意味著使用HMC507時，為使積分噪聲最?。?0 kHz至100 MHz之間），低通濾波器的最佳帶寬約為207 kHz（圖20）。這會貢獻大約-51 dBc的積分噪聲，可在大約51μs內實現頻率鎖定，誤差范圍為1 kHz（圖22）。

圖20. 相位噪聲HMC704加HMC507

圖21. 相位噪聲HMC704加HMC586

相比之下，寬帶HMC586（覆蓋4 GHz至8 GHz）以更接近300 kHz帶寬的更寬帶寬實現最佳均方根相位噪聲（圖21），積分噪聲為-44 dBc。但是，它在不到27μs的時間內實現相同精度的頻率鎖定（圖23）。正確的器件選擇和周圍電路設計對于實現應用的最佳結果至關重要。

圖22. 頻率建立：HMC704加HMC507

圖23. HMC704加HMC586

低抖動時鐘

對于高速DAC和ADC，干凈的低抖動采樣時鐘是必不可少的構建模塊。為使帶內噪聲最小，應選擇較低的N值；但為使雜散噪聲最小，最好選擇整數N值。時鐘往往是固定頻率，因此可以選擇頻率以確保REFIN頻率恰好是輸入頻率的整數倍。這樣可以保證PLL帶內噪聲最低。選擇VCO（無論集成與否）時，須確保其噪聲對應用而言足夠低，尤其要注意寬帶噪聲。然后需要精心放置低通濾波器，以確保帶內PLL噪聲與VCO噪聲相交——這樣可確保均方根抖動最低。相位裕度為60°的低通濾波器可確保濾波器峰值最低，從而最大限度地減少抖動。這樣的話，低抖動時鐘就落在本文討論的第一個電路的時鐘凈化應用和所討論的最后一個電路的快速開關能力之間。

對于時鐘電路，時鐘的均方根抖動是關鍵性能參數。這可以利用ADIsimPLL估算，或使用信號源分析儀測量。對于像 ADF5356這樣的 高性能PLL器件，相對較寬的低通濾波器帶寬(132 kHz)，配合WenxelOCXO之類的超低REFIN源，允許用戶設計均方根抖動低于90 fs的時鐘（圖26）。操縱PLL環路濾波器帶寬(LBW)的位置表明，如果降低太多，VCO噪聲在偏移較小時（圖24）將開始占主導地位，帶內PLL噪聲實際上會降低，而如果提高太多的話，帶內噪聲在偏移處占主導地位，VCO噪聲則顯著降低（圖25）。

圖24. LBW = 10 kHz，331 fs抖動

圖25. LBW = 500 kHz，111 fs抖動

圖26. LBW = 132 kHz，83 fs抖動

ADI 行業領先的 PLL 頻率合成器系列具有各種高性能、低抖動時鐘生成和分配器件。該系列有100多種產品，品種豐富，仍在不斷擴充，均針對高數據速率、低抖動時鐘應用進行了優化，產品組合包括PLL、PLL/VCO和分配芯片，設計用于同步、時鐘分配和相位噪聲性能均至關重要的時鐘應用。
編輯：hfy