4G一樣，5G技術也是在建設和商用中不斷完善，這會導致接入網設備設計挑戰不斷提升，如何應對這樣的挑戰？我們來看看擅長自我突破的賽靈思這回又搗鼓出了 什么新品？

目前，我們已經進入了5G的第二波建設階段，運營商提出了很多新的要求，如每個通道需要處理更多信息、需要更高的瞬時帶寬，需要有更高的集成度水平等，當然也還有降低功耗、更高容量和更低成本的要求。

此外，運營商方面O-RAN（開放無線接入網） 和 TIP（Telecom Infrastructure Project，電信基礎設施項目）的推進，也提出了開發基于開放和解耦架構的5G基站設備的需求，以滿足運營商5G低成本建網和靈活快速網絡部署需求。尤其是O-RAN提出要將 基站將變成基于通用硬件的平臺，采用標準開放接口和硬件加速方案，實現軟、硬件解耦和組件模塊化，支持CU/DU/RU靈活部署。這些要求對5G基站設計提出了嚴峻的挑戰。

“要應對這樣的挑戰只有依靠FPGA，有幾個原因，一是5G 時代的 ASIC NRE 成本比 4G 時代高出 3 倍，二是ASIC需要兩年設計周期，三是5G標準不斷在升級，ASIC 難以適應5G NR 部署的變化，所以Zynq RFSoC DFE 是大規模部署的理想替代方案。”今天，Xilinx 公司有線與無線事業部高級總監Gilles Garcia在接受電子創新網等媒體采訪時指出，“我們預計5G在未來十年還會不斷地升級，很多原來采用ASIC的客戶，都開始采用FPGA方案，賽靈思的Zynq RFSoC DFE可以說實現了兩個領域的最佳平衡，它是結合了FPGA和ASIC兩種器件的長處。包括ASIC的成本、性能和功耗和FPGA的自適應硬件和靈活性優勢！ 我相信ASIC在大量無線電應用中還是有競爭力的，但由于5G市場的碎片化，50萬臺以下市場，DFE的競爭力很強！”

他提到的 賽靈思Zynq RFSoC DFE 就是我們今天要談的重點，也是賽靈思今天重磅發布的新品--Zynq? RFSoC DFE！這是一個集賽靈思設計大成的里程碑式產品！

可以說，這是一類全新的具有突破性意義的自適應無線電平臺，旨在滿足不斷演進的 5G NR 無線應用標準。據Gilles Garcia介紹 Zynq RFSoC DFE，通過硬化的無線電IP的突破性集成，大大地提高了效率。由于實現了突破性集成，該器件能夠滿足5G NR部署的全部的新要求，并且可以實現兩倍的單位功耗性能。這是賽靈思唯一一個集成了無線的芯片，能夠緊跟5G演進發展的自適應硬件！

Zynq RFSoC DFE 將硬化的數字前端（ DFE ）模塊與靈活應變的可編程邏輯相結合（下圖中藍色部分都是集成的硬IP），為涵蓋低、中、高頻段頻譜的廣泛用例打造了高性能、低功耗且經濟高效的 5G NR 無線電解決方案。可以說，Zynq RFSoC DFE 在采用硬化模塊的 ASIC 的成本效益與可編程與自適應 SoC 的靈活性、可擴展性及上市時間優勢之間實現了最佳技術平衡。

需要指出的是，這個產品系列已經迭代到第三代了，2016年，賽靈思推出了第一代Zynq RFSoC，主要覆蓋4GHz以下頻段，是2018年推出的第二代覆蓋5GHz以下頻段，主要針對中國和日本的頻段，現在的第三代，將在11月份實現量產，覆蓋到7.125GHz頻段。“從2017年到現在的大多數5G的NR早期產品，都是采用Zynq MPSoC/RFSoC進行部署的。”Gilles Garcia強調。“當然這三代產品也都支持毫米波頻譜和頻帶，從24—52GHz都支持，但我們今天推出的這款新產品，卻不是簡簡單單的一個Zynq RFSoC的升級，它是一個質變，它針對無線市場，能夠包含所有的硬化DFE鏈。”

如何應對5G多樣性需求

5G 無線電所需的解決方案，不僅要滿足廣泛部署所提出的帶寬、功耗和成本挑戰，還必須適應三大關鍵 5G 用例：增強型移動寬帶（ eMBB ）、大規模機器類通信（ mMTC ）以及超可靠低時延通信（ URLLC ）。

Gilles Garcia此外，解決方案必須能夠隨不斷演進的 5G 標準進行擴展，如 OpenRAN（ O-RAN ）、全新的顛覆性 5G 商業模式。從下圖看，即使是5G大規模的部署，4G也不會消失。我們有很多的運營商，希望無線電能同時支持4G和5G或者支持多模。Zynq RFSoC DFE可在單個無線電單元上，為多模式，包括LTE和5G和RAN共享提供支撐。

Zynq RFSoC DFE 集成了針對 5G NR 性能與節電要求而硬化的 DFE 應用專用模塊，同時還提供了結合可編程自適應邏輯的靈活性，從而為日益發展的 5G 3GPP 和 O-RAN 無線電架構提供了面向未來的解決方案。

從右上圖看帶有O—RAN的分解RAN，分布式單元和無線電單元之間，會有基帶的分裂，7.3、7.2、7.1，也就是需要在無線電單元和分布式單元之間靈活地分割基帶處理，Zynq RFSoC DFE就能夠做到這一點。

另外，頻譜是在不斷變化的，實際上未來還有很多頻譜有待分配，如R16，R17版的5G標準，就會去許可一些之前還沒有分配的頻譜，如6GHz，7.125GHz等，另外還有毫米波的話，就是比52GHz更高的頻段。所以Zynq RFSoC DFE在FIE和優化毫米波接口中，能夠提供直接IF多頻段，三頻段等。

“我們現在集成到FDE里面的這些硬核IP，其實在之前幾代RFSoC里面，它們是以軟IP形式存在的，存在于可編程邏輯里。但現在我們提供的是經過3GPP認證和驗證的，且也是經過實地部署的硬化IP，說明我們能夠有能力去配置這些硬化IP，幫助我們在DFE里面能實現類似ASIC這種功能，既可以能支持4GLTE，也能夠支持5GNR。”他強調，“我們的這個DFE，它仍然有集成擴展的處理器子系統，而且也有少量的可編程邏輯，但它很大一塊是硬化ASIC IP，我們的DFE芯片能夠實現8T8R的多頻段操作。”

據他介紹，RFSoC DFE 硬化了所有的DFE IP，包括DPD，CFR，DDC / DUC，通道濾波器和其他一些信號處理IP，例如重采樣和均衡器。這些是計算量最大的部分，設計可以直接受益于硬化的 IP 。RFSoC DFE還包括對ADC和DAC RF電路的一些更新，用以將模擬帶寬擴展到7.125GHz。

有些人曾認為賽靈思 的Zynq RFSoC就是把FPGA集成了ADC和DAC，而且這些ADC和DAC的性能要弱于真正做ADC/DAC的廠家，其實這個想法大錯特錯，實際上 ，賽靈思Zynq? UltraScale+? RFSoC集成的 RF-ADC（12 位）和 RF-DAC（14 位）與頂級模擬 IC 廠商提供的同樣位精度數據轉換器相比，不僅 NSD、IM3 和 ACLR 指標更勝一籌，而且賽靈思 Zynq UltraScale+ RFSoC 還能降低功耗，增強可編程性并提高集成度。因此，Zynq UltraScale+ RFSoC 便于系統設計人員創建非常靈活的 SDR 應用，并且解決競爭對手的直接 RF 采樣解決方案存在的大量問題。這是集成的器件詳細功能框圖和指標截圖。

賽靈思 Zynq UltraScale+ RFSoC 12 位 RF-ADC性能測試，其中 fin = –1dBFS @ 240MHz，fs = 3.93216GSPS（SFDR 使用賽靈思 RF 數據轉換器評估工具測得）

Gilles Garcia表示Zynq RFSoC中的直接 RF采樣轉換器和數字RF的優勢是可以自適應（通過軟件控制）全球頻段。RF采樣轉換器提供了DC到7.125GHz的RF范圍，通過控制數字濾波器和一些簡單的外部濾波器，RFSOC DFE可以在任何頻帶中工作。

另外，他表示在5G射頻和數字鏈中的多個地方都需要濾波器。 不過在輸入RF頻率上需要一個相當簡單的模擬鏡像抑制濾波器。從這點看所有濾波器都是數字化的，包括抽取、內插和抽取濾波器在PG269文件中進行了描述。RFSoC DFE中的通道濾波器是可配置的，并滿足3GPP對5MHz及更高頻率的要求，這樣設計師只需為其應用配置濾波器，而無需重新設計。

他表示Zynq RFSoC DFE可以滿足不同載波需求的系統容量，該解決方案是業界唯一一款直接 RF 采樣平臺，能夠在所有 FR1 頻帶和新興頻帶（最高可達 7.125GHz）內實現載波聚合/共享、多模式、多頻帶 400MHz 瞬時帶寬。這是業界唯一支持400MHz瞬時帶寬的無線電平臺，而且是為滿足非常高的帶寬而設計的

與上一代產品相比，Zynq RFSoC DFE 將單位功耗性能提升高達兩倍，并且能夠從小蜂窩擴展至大規模 MIMO（ mMIMO ）宏蜂窩。

他表示，當用作毫米波中頻收發器時，Zynq RFSoC DFE 可提供高達 1600 MHz 的瞬時帶寬。Zynq RFSoC DFE 的架構支持客戶繞過或定制硬化的 IP 模塊。例如，客戶既可以利用支持現有和新興 GaN Pas 的賽靈思經現場驗證的 DPD，也可以插入其自有的獨特 DPD IP。

該方案可以提供更高的運算量和更低的功耗，總功耗可以降低50%！

“這個DFE是一個非常完美、非常完整的一個單芯片方案，可以支持8T8R的無線電，也可以支持大規模的MIMO的5G NR，但是如果你也可以有兩個DFE，可以實現16T16R 400MHz的無線電，四顆芯片可以實現32T32R方案，8顆可以實現是64T64R設計。”他強調，“如果未來3GPP引入了更高頻段，我們也會跟進，另外，我們預計會在2022年到2023年把7nm工藝引入RFSoC。”

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