學習高速電路設計，工程師需要掌握哪些知識技能呢？下面以具體的七個技術面，為大家詳細敘述一一解答：

01

電源布局布線相關

數字電路很多時候需要的電流是不連續的，所以對一些高速器件就會產生浪涌電流。如果電源走線很長，則由于浪涌電流的存在進而會導致高頻噪聲，而此高頻噪聲會引入到其他信號中去。而在高速電路中必然會存在寄生電感和寄生電阻以及寄生電容，因此該高頻噪聲最終會耦合到其他電路當中，而由于寄生電感的存在也會導致走線可以承受的最大浪涌電流的能力下降，進而導致有部分壓降，有可能會使電路失能。所以在數字器件前面加上旁路電容就顯得尤為重要。電容越大，其在傳輸能量上是受限于傳輸速率的，所以一般會結合一個大電容和一個小電容一起，來滿足全頻率范圍內。

避免熱點產生：信號過孔會在電源層和底層產生voids。所以不合理的放置過孔很有可能會使電源或者地平面某些區域的電流密度增加。而這些電流密度增加的地方我們稱之為熱點。

所以，我們在設置過孔的時候要極力避免這種情況發生，以免平面被割裂，最終導致EMC的問題產生。通常最好的避免熱點的辦法就是網狀式的放置過孔，如此電流密度均勻，同時平面不會隔離，回流路徑就不會過長，也就不會產生EMC的問題。

02

走線的彎曲方式

在布高速信號線時，信號線應盡量避免彎曲。如果不得不彎曲走線，則不要銳角或者直角走線，而是應該用鈍角走線。

在布高速信號線時，我們經常通過走蛇形線來實現等長，同樣的蛇形線也其實一種走線的彎曲。線寬，間距，以及彎曲方式都應該做合理的選擇，間距應滿足4W/1.5W規則的。

03

信號的接近度

高速信號線之間如果距離太近，很容易產生串擾。有些時候，因為布局、板框尺寸等原因，導致我們在布高速信號線之間的距離超過了我們的最低要求距離，那我們只能在靠近其瓶頸的地方盡量加大高速信號線之間的距離。其實如果空間足夠容許，則盡量加大兩高速信號線之間的距離。

04

走線stubs

長的stub線就相當于一個天線，處理不當會產生很嚴重的EMC的問題。同時stub線也會造成反射，降低信號的完整度。通常在高速信號線上面添加上拉或者下拉電阻的時候，會最容易產生stub線，而一般處理stub線的將走線可以菊花走線。根據經驗可知，如果stub線的長度大于1/10波長就可以當做一個天線了，此時就會成為一個問題。

05

阻抗不連續

走線的阻抗值一般取決于其線寬以及該走線與參考平面之間的距離。走線越寬，其阻抗越小。而在一些接口端子也器件的焊盤，其原理同樣適用。當一個接口端子的焊盤和一根高速信號線連接時，如果此時焊盤特別大，而高速信號線特別窄，大焊盤則阻抗小，而窄的走線必然是大阻抗，在這種情況下就會出現阻抗不連續，阻抗不連續就會產生信號反射。所以一般為了解決這個問題，都是在接口端子或者器件的大焊盤下面放置一個禁布銅皮,同時在另外一層放置該焊盤的參考平面，進而加大阻抗，使阻抗連續。

過孔是另外一種會產生阻抗不連續的源頭。為了最小化這種效應，在內層和過孔連接的不需要的銅皮應該去除。而這樣的操作其實可以在設計的時候通過CAD工具來消除或者聯系溝通PCB加工產假來消除不需要的銅皮，保證阻抗的連續性。

06

差分信號

高速差分信號線我們必須保證等寬、等間距來實現特定的差分阻抗值。所以在布差分信號線的時候盡量保證對稱。

在差分線對內禁止布置過孔或者元器件，如果在差分線對內放置了過孔或者器件會產生EMC問題同時也會導致阻抗不連續。

有時候，一些高速差分信號線需要串接耦合電容。該耦合電容同樣需要對稱布置，同時該耦合電容的封裝不能過大，推薦使用0402,0603也可以接受，0805以上的電容或者并排電容最好不要使用。

通常，過孔會產生巨大的阻抗不連續，所以對于高速差分信號線對則盡量減少過孔，如果要使用過孔則對稱布置。

07

等長

在一些高速信號接口，一般如總線等需要考慮其個信號線之間的到達時間以及時滯誤差。例如，在一組高速平行總線中的所以數據信號線其到達時間，必須保證在一定的時滯誤差以內，從來來保證其建立時間和保持時間的一致性。為了滿足這一需求，我們必須要考慮等長。

而高速差分信號線對兩信號線必須保證嚴格的時滯，否則很有可能通訊失敗。故為了滿足這一要求，可以通過蛇形線來實現等長，進而滿足時滯要求。

蛇形線一般應該布置在失長的源頭處，而不是遠端。在源頭處才能保證差分線的正負端的信號在大部分時間內都是同步傳輸的。

走線彎曲處是產生失長的源頭之一。對于走線彎曲處，其實現等長的應靠近彎曲處(<=15mm)

如果有兩個走線彎曲，且兩者之間的距離<15mm，故此時兩者的失長會互相補償，故此時不用再做等長處理。

對于不同部分的高速差分信號線，應分別獨立等長。過孔，串接耦合電容以及接口端子都會是高速差分信號線分成兩部分，所以這個時候要特別注意。一定要分別等長。因為很多EDA軟件在DRC的時候都只關注整個走線是否失長。

對于如LVDS顯示器件等接口，會同時存在數對差分對，且差分對之間的時序要求一般都會特別嚴格，時滯要求特別小，所以，對于此類差分信號對我們要求一般在同一平面內進行補償。因為不同層的信號傳輸速度是不同的。

有些EDA軟件在計算走線長度時，會將焊盤內部的走線也會計算在長度之內，如果此時進行長度補償，最終實際結果會失長。所以此時要特別注意，在使用一些EDA的軟件的時候。

在任何時候，如果可以就一定選擇對稱出線進而避免需要最終為了等長而進行蛇形走線。

如果空間容許，盡量在短的差分線源頭處加一個小的回環來實現補償，而不是通過蛇形線來補償。

責任編輯：xj

原文標題：多層高速PCB設計不得不知道的事情——高速電路布局布線考量

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