引言

軟件無線電是一種基于寬帶A／D、高速DSP芯片、以軟件為核心的嶄新體系結構。其基本思想是將寬帶A／D盡可能靠近射頻天線，以便將接收到的模擬信號盡可能早地數字化，盡量通過軟件來實現接收機的各種功能。通過運行不同的算法，實時地配置信號，以提供多模式、多頻段的功能。與傳統的模擬方式相比，軟件無線電具有靈活性、適應性和開放性等特點，被譽為無線電領域的又一次革命。目前軟件無線電技術已在通信系統中得到廣泛應用。

全數字化接收機是軟件無線電中的一個重要基礎，其硬件平臺可以用可編程的通用DSP或者可重構的專用DSP來實現。目前，由于硬件水平的限制，直接射頻數字化還有一定困難。一般是先模擬下變頻至合適的中頻，在中頻直接數字化，然后經數字下變頻至基帶。模擬下變頻完成初步的頻率選擇，中頻采樣后經數字下變頻完成第二次頻率變換。其中，數字下變頻的設計是關鍵技術，它的實現方式有兩種，一種是在FPGA內設計實現，另一種是采用專用的數字下變頻芯片來實現。本文將對INTERSIL公司生產的四通道數字下變頻器ISL5216的功能特點進行詳細介紹，并結合自行研制的中頻通用接收平臺，重點介紹利用其實現數字信號的抽取濾波以降低信號速率的設計要點，并給出了設計實例。

1 ISL5216簡介

1．1 ISL5216的功能特點

ISL5216是INTERSIL公司生產的可編程四通道數字下變頻器（PDC），它的基本功能是從輸入的寬帶信號中提取窄帶信號，并將其下變頻為數字基帶信號，以便后續DSP處理。

該芯片的主要特點如下：

一 輸入信號速率達95MSPS；

一 具有四個獨立可編程的下變頻器通道；

一 具有四個16-bit定點或17-bit浮點模式的并行輸入通道；

一 帶有32-bit可編程載頻數控振蕩器（NCO），無雜散動態范圍（SFDR）大于115dB；

一 具有110dB的帶外衰減；

一 抽取因子范圍為4～65 536；

一 含有24-bit內部數據通道；

一 內含增益容限可達96dB的數字AGC；

一 具有多種濾波器功能（其中包括：1到5級CIC濾波器、半帶抽取與插入FIR濾波器、可編程FIR濾波器和重采樣FIR濾波器）；

一 可通過串聯濾波獲得附加帶寬；

一 具有四個獨立的串行輸出通道；

一 采用2．5V內核電壓、3．3V外圍電壓工作。

1．2 ISL5216的內部結構及工作機理

ISL5216具有很大的動態范圍和靈活性。在四個通道中，每一個通道都是由前端的載頻數控振蕩器（NCO）、數字混頻器和級聯積分梳狀濾波器CIC以及后端的FIR濾波器、AGC和直角坐標到極坐標轉換器構成。四個通道中的每個通道的參數都可以獨立通過微處理器進行編程。圖1是ISL5216的內部功能框圖。A（15∶0）、B（15∶0）、C（15∶0）和D（15∶0）分別為四條并行的數據輸入總線。SDXA、SDXB、SDXC和SDXD為四對串行數據輸出線。每一個輸入都可以連接到任意一個或所有的內部信號處理通道中去，每一個通道的輸出都可以接到任何一個串行輸出端。如果多路通道是同步的，那么這些通道可以復用到一個共同的輸出端。四個通道共用同一個輸入時鐘和同一個串行輸出時鐘。但是輸出信號速率既可以是同步的也可以是異步的。位于前端和后端之間的總線多路轉換器可以為后端串聯的濾波器提供靈活的路由，或者為多相濾波提供從一個前端到多個后端的路由。電平檢測器把每一條并行數據輸入總線上的信號電平提供給監視器，從而使得微處理器增益控制優于A/D轉換器。

每個通道的前端部分都包括有正交數控振蕩器（NCO）、數字混頻器、桶形移位寄存器和級聯積分梳狀濾波器（CIC）。NCO具有32-bit頻率控制字，可用于信道的分選和載波跟蹤，其頻率分辨率可達16．3MHz（輸入信號速率為70MSPS）。NCO的無虛假信號動態范圍（SFDR）大于115dB。桶形移位寄存器可提供介于2-45到2-14之間的增益以防止CIC的溢出。CIC濾波器的級數介于1到5級之間，并且是可編程的，同時，CIC的抽取因子也是可編程的，第5級的抽取因子為5到512，第4級的抽取因子為4到2048，第3級的抽取因子為4到32768，第1級和第2級的抽取因子為4到 65536。

每個通道的后端部分包括有FIR處理模塊、AGC和直角坐標到極坐標轉換器。FIR處理模塊是一個靈活的濾波器計算機，它可用于單一或一組串行抽取的濾波，單一濾波器的階數可達256，一組串行抽取濾波器的總階數可達384。FIR支持像抽取、重采樣、內插等各種類型的濾波器。可編程的數字濾波器系數的寬度為22-bit，ROM中提供的此系數可用于幾種半帶濾波器響應或重采樣器。而AGC部分則可提供增益高達96dB的固定或自動增益控制。自動增益控制具有兩種設置模式和兩組環增益。AGC環使用的直角坐標到極坐標的轉換器輸出也可以用于AM或FM解調。

ISL5216支持定點和浮點并行輸入模式，其輸出結果可在4-bit定點到32-bit浮點中選取，并可通過微處理器接口進行編程。另外，所有同步通道的輸出數據也都通過微處理器接口來讀取。

1．3 ISL5216的設計要點

ISL5216主要實現3個功能，即數字正交混頻、數據降速率處理和數據成形濾波。其參數配置直接關系到系統的性能，主要參數選擇有：總的抽取因子及其在各部分的分配、CIC中的階數選擇、可編程FTR濾波參數的選擇、半帶濾波器個數的選擇。

總的抽取因子選擇主要取決于最終的輸出數據率和ADC的中頻采樣率。最終輸出數據率是由所需基帶信號的帶寬決定的，根據抽樣定理，輸出數據率至少為信號帶寬的兩倍。ADC采樣率的選擇對于整個系統的參數設計有著十分重要的作用，適當的過采樣對于提高系統的性能會有一定好處。我們從公式 SNR=6．02N+1．7dB+10log（fs／2B）即可得出結論，式中，N為ADC：的位數，fs為采樣速率，B為信號帶寬。可見，要獲得高信噪比，可以提高系統的采樣率。但采樣率過高，那么最終的抽取因子必然選得很大，這對于抽取前端的抗混疊濾波器來講，勢必增加其階數和計算量；采樣率過低，會增加采樣前端抗混疊濾波器的階數，從而造成設計和制造上的困難。所以，要根據實際情況來確定ADC：采樣率。

CIC濾波器是由5級積分器和梳狀濾波器組成的抽取濾波器，其階數和抽取因子可以分別在1～5和4～65 536中選擇，這是根據ISL5216數據手冊中抽取因子與混疊抑制比的關系來決定的。

可編程FIR濾波器是整個ISL5216中最靈活的部分，可實現抽取，也可單獨進行濾波而不抽取。其階數和系數的選擇是根據ISL5216本身的系統資源和可用時鐘數來決定的。

抽取鏈中單個FIR濾波器階數可以達到256階，多個FIR濾波器的總階數可以達到384階。半帶濾波器的選擇是靈活的：若抽取率較高，可用半帶濾波器實現抽取，最后使用非抽取可編程FIR濾波器來進行均衡；若抽取率較低，可以通過可編程FIR濾波器直接實現抽取濾波而不選用半帶濾波器，這是因為半帶濾波器的階數少，濾波幅頻特性較差。

ISL5216參數的設計思路是：首先確定中頻采樣的采樣率和最終輸出的數據率，根據兩者的要求來確定可用的時鐘數和總抽取因子；然后進行總抽取因子的分配，包括根據CIC：抽取因子與抗混疊抑制比的關系確定CIC部分的抽取因子，同時也確定了后續可編程FIR濾波器和半帶濾波器的抽取因子；最后再根據可用的時鐘數和所需的抽取因子計算出FIR濾波器的階數、系數及半帶濾波器的個數；最后核算所使用的資源和時鐘數是否滿足要求。

2 ISL5216的設計實例

在中頻通用接收平臺中，接收的中頻信號經A／D采樣后直接進入ISL5216的輸入端進行處理。ISL5216的串行輸出都接入FPGA中，進行串并轉換并存入FIF0，由DSP讀取以進行后續的處理。通過這樣一個確定的硬件平臺，只需要修改QDDC的內部寄存器參數就能夠實現對解調中心頻率、輸出速率、濾波器帶寬等參數的軟件控制，實現需要的解調功能。下面將根據使用中的實例來說明QDDC參數配置的主要流程。

2．1 FM信號解調

對一個采樣頻率為56MHz的FM信號進行解調，在鑒頻器后需要再加一級濾波器，這時QDDC某一通道的配置原理圖如圖2所示。

信號首先通過抽取因子為64的CIC濾波器，將56MHz的信號速率降低到875kHz。然后HBF5進行抽取因子為2的抽取，接著通過抽取因子為1的 FIR2，這時信號的速率已經降為437．5kSPS。FIR2是一個帶寬為260kHz的低通濾波器，用來降低帶外噪聲干擾。FIR2輸出的信號在通過 AGC和鑒頻器后并不直接輸出，而是反饋回FCE（濾波器計算引擎）進入FIR3，濾波后的信號才會輸出FCE。FIR3是一個帶寬為20kHz的低通濾波器，抽取因子為4，其信號輸出速率為109．375kHz。如有需要可以在輸出之前、FIR3之后連接重采樣濾波器，進行分數抽取因子的抽取，使輸出的信號速率能與后續處理設備的速率相匹配。FIR濾波器的系數使用Matlab中的fdatool工具來設計，將系數按照濾波器文件格式制作成*．imp文件格式。使用ISL5216配置軟件對ISL5216的內部寄存器進行設置。設置如圖3所示。

FIR2的輸出需要反饋回FCE以進行最后一級的濾波，但ISL5216配置軟件并不支持反饋設置，必須自己修改寄存器的值。地址為*108的指令寄存器必須進行修改。FIR2對應的指令寄存器為*108～*10B，其中地址為*108的寄存器的比特位28∶18需要進行修改，由290Cxxxx改為 2A8Cxxxx，作用是使能AGCLF，Pamvth（1∶0）設為”01”，OS停止，FB設為1。最后在串行輸出的時候，應將輸出格式選為Q2。

載波頻率70MHz，頻偏15kHz，調制信號頻率1kHz的FM信號解調后的波形如圖4所示。

2．2 寬帶信號解調

ISL5216單通道的輸出帶寬可達到1MHz，更寬的帶寬可通過多通道串聯或多相濾波來獲得。下面我將根據使用中的實例來說明這種情況下濾波器的結構及 QDDC參數配置的主要流程。例如：輸入速率：56MSPS（10x），輸出速率：14MSPS（2．5x），輸出帶寬：5．6MHz。

這種情況要使用全部四個通道才能實現。QDDC濾波器的結構如圖5所示。

通常，最好是CIC濾波器的抽取因子盡可能地大，這樣，向FCE中寫數據所用的時鐘周期就少，但是這又受到混疊衰減的限制。在本例中CIC的抽取因子為 4，混疊衰減大于60dB（fs／R=0．5／2．5=0．2）。

通道0的輸出分別輸入到通道l、2、3構成三個分支的脈動陣列（systolic avrray）。每個分支都要經過一個19階的濾波器。通道0、1、2、3濾波器的輸入分別延時0、1、2、3個采樣時鐘，使得通道3輸出第一個數據而通道0輸出最后一個數據。由于從輸入到輸出的總抽取數為4×4=16，每個通道可以輸出16位的數據。在這種結構中需要一個外部的多路復用器來組合輸出數據，即先讀取D路數據，然后是C、B，最后是A路。

通道0、1、2、3每個輸出可提供的時鐘數為4×4=16，每個通道所需的時鐘數如表l所示，即通道0、1、2、3使用了該通道可提供的每一個時鐘。

使用ISL5216配置軟件對ISL5216的內部寄存器進行設置。設置如圖6所示。

其中第26項，每個通道的延時各不相同。地址為F801的寄存器低17位的設置需要注意一下，主要是各通道AGC和FIR輸入輸出路徑的選擇。

3 結束語

本文講述了四通道數字下變頻器ISL5216的功能特點及設計要點，并從工作實際出發，詳細介紹了針對FM信號解調鑒頻器后的濾波器設計和利用多通道串聯來實現寬帶信號處理的具體的設計方法。該兩種設計方法在不同的實際應用中均性能良好，達到了預期的指標。

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