本文對(duì)Video out IP和Video Timing Controller IP進(jìn)行簡(jiǎn)要介紹，為后文完成使用帶有HDMI接口的顯示器構(gòu)建圖像視頻顯示的測(cè)試工程做準(zhǔn)備。

Video out IP

簡(jiǎn)介

AXI4-Stream to Video Out核心設(shè)計(jì)用于從實(shí)現(xiàn)視頻協(xié)議的AXI4-Stream接口連接到視頻源（并行視頻數(shù)據(jù)、視頻同步和空白）。該IP與Xilinx視頻定時(shí)控制器（VTC）核心一起工作。該核心提供了一個(gè)具有AX14-Stream接口的視頻處理核心和視頻輸出之間的橋梁。

特點(diǎn)

視頻輸出（帶同步信號(hào)的特定時(shí)序下的并行視頻數(shù)據(jù)--帶有行場(chǎng)同步信號(hào)和消隱信號(hào)的有效視頻數(shù)據(jù)）。

輸入數(shù)據(jù)是通過(guò)AXI-stream的從接口。

可選擇的視頻時(shí)序同步模式，允許VTC發(fā)生器自由運(yùn)行（主模式）或被控制（從模式）使用一個(gè)滯后機(jī)制。

自動(dòng)同步視頻時(shí)間到AXI4-Stream視頻。

支持AXI4-Stream和視頻時(shí)鐘域之間的普通或獨(dú)立時(shí)鐘模式。

可選擇的FIFO深度32-8192位。

可選擇的輸入數(shù)據(jù)寬度8-256位。

支持隔行操作。

組件寬度轉(zhuǎn)換為8，10，12，16位。

AXI4-Stream to Video Out IP將AXI4-Stream視頻協(xié)議從使用此協(xié)議的Xilinx視頻處理IP轉(zhuǎn)換為帶有行場(chǎng)同步和特定時(shí)序信號(hào)的視頻輸出接口，從而與使用該視頻時(shí)序的普通視頻系統(tǒng)接口相互連接。

輸入輸出信號(hào)

AXI4-Stream to Video Out IP的輸入信號(hào)是一個(gè)AXI4-Stream從接口。該接口由并行視頻數(shù)據(jù)，tdata，握手信號(hào)tvalid和ready，以及兩個(gè)標(biāo)志，tlast和tuser組成，用于識(shí)別視頻流中的特定像素。tlast信號(hào)指定每一行的最后一個(gè)有效像素，也稱為行結(jié)束（EOL）。tuser信號(hào)指定幀的第一個(gè)有效像素，稱為幀的開(kāi)始（SOF）。這兩個(gè)標(biāo)志對(duì)于標(biāo)識(shí)AXI4流接口上的像素位置是必要的，因?yàn)椴淮嬖谛袌?chǎng)同步信號(hào)。只有有效的像素?cái)?shù)據(jù)被攜帶在總線上。

AXI4-Stream to Video Out IP的輸出信號(hào)是常用的視頻接口。視頻接口包含以下信號(hào)：

Parallel video data

Pixel clock

Vsync

Hsync

Vbank

Hblank

Data Valid

Field ID

IP架構(gòu)圖

該IP設(shè)計(jì)要和VTC IP一起使用。 VTC IP核提供視頻時(shí)序參數(shù)，并產(chǎn)生視頻時(shí)序信號(hào)。下圖給出的是AXI4-Stream to Video Out IP的系統(tǒng)架構(gòu)：

在AXI4-Stream to Video Out IP的內(nèi)部，通過(guò)一個(gè)異步的FIFO進(jìn)行跨時(shí)鐘域的數(shù)據(jù)信息的緩存處理，然后經(jīng)過(guò)一個(gè)輸出同步器（output synchronizer）將AXI-stream的視頻數(shù)據(jù)和VTC生成的視頻時(shí)序參數(shù)進(jìn)行同步，最終生成輸出端口的視頻輸出的接口。

支持時(shí)鐘模式

AXI4-Stream to Video Out IP支持兩種時(shí)鐘模式：slave和master時(shí)鐘模式。這里的主從模式是對(duì)于 VTC ip而言的。

slave模式

在slave模式下，AXI4-Stream to Video Out IP輸出的視頻數(shù)據(jù)的時(shí)序信號(hào)（行場(chǎng)同步、消隱等），將由VTC生成相對(duì)應(yīng)的時(shí)序信號(hào)進(jìn)行自適應(yīng)，AXI4-Stream to Video Out IP通過(guò)vid_gen ce信號(hào)進(jìn)行控制時(shí)序信號(hào)的輸出，從而達(dá)到輸出的視頻信號(hào)和輸出信號(hào)同步的目的。

master模式

在master模式下，VTC IP核將會(huì)不受限制地運(yùn)行，相位差取決于啟動(dòng)條件。這時(shí)就要求AXI4-Stream to Video Out IP的視頻數(shù)據(jù)盡量滿足VTC IP核產(chǎn)生的時(shí)序信號(hào)。

通常，建議使用slave模式來(lái)最小化緩沖區(qū)域和延遲時(shí)間都需求。

FIFO深度配置

在AXI4-Stream to Video Out IP，通過(guò)一個(gè)異步的FIFO進(jìn)行跨時(shí)鐘域的數(shù)據(jù)信息的緩存處理，這里就要考慮FIFO的深度的具體配置，當(dāng)FIFO的深度不合適時(shí)，很容易造成FIFO讀空或者寫(xiě)滿讀滿，得到的視頻數(shù)據(jù)容易造成丟失。這里讀滿的時(shí)候影響不太大因

為到FIFO讀滿后，F(xiàn)ULL信號(hào)會(huì)進(jìn)行取反使得tready信號(hào)拉低，從而使得視頻數(shù)據(jù)傳輸暫停。

考慮FIFO為空時(shí)，當(dāng)輸出的視頻信號(hào)處于數(shù)據(jù)有效輸出的階段，也就是正常的顯示器顯示的區(qū)域，則會(huì)造成當(dāng)前像素點(diǎn)讀取錯(cuò)誤，并且后續(xù)的像素點(diǎn)都可能錯(cuò)位。

當(dāng)調(diào)用該IP時(shí)，F(xiàn)IFO深度可以通過(guò)GUI界面進(jìn)行選擇。異步FIFO的緩沖要求主要取決于上游處理器通過(guò)AXI4-Stream時(shí)鐘（aclk）和視頻輸出時(shí)鐘（vid_io_out_clk）頻率之間的相對(duì)數(shù)據(jù)速率，以及正在傳輸?shù)男盘?hào)作為標(biāo)準(zhǔn)。如果上游AXI4-Stream來(lái)源不能提供數(shù)據(jù)以持續(xù)的速度等于或大于視頻時(shí)鐘頻率，然后需要額外的緩沖存儲(chǔ)傳入的像素之前，當(dāng)他們需要這樣的像素可以生成一個(gè)連續(xù)流輸出沒(méi)有過(guò)早讀空的FIFO。換句話來(lái)說(shuō)，就是如果輸入數(shù)據(jù)的時(shí)鐘小于輸出數(shù)據(jù)的時(shí)鐘，我們可以通過(guò)提前存儲(chǔ)數(shù)據(jù)的方式來(lái)彌補(bǔ)傳輸時(shí)的數(shù)據(jù)傳輸速度差異。如果從AXI4-Stream時(shí)鐘（Faclk）獲得的持續(xù)像素率等于或大于視頻輸出像素時(shí)鐘（Fvclk），那么當(dāng)輸入的AXI4-Stream數(shù)據(jù)中沒(méi)有停頓時(shí)，只需要最小緩沖區(qū)大小（32個(gè)位置）。在該情況下，F(xiàn)IFO在每行的EOL拉高后讀空。如果Faclk小于Fvclk，可能需要額外的緩沖。FIFO必須存儲(chǔ)足夠的像素，以供應(yīng)他們?cè)谡麄€(gè)活動(dòng)線連續(xù)。這意味著輸入FIFO還必須足夠大，以在此期間連續(xù)提供輸出像素。

可以計(jì)算出先進(jìn)先出初始填充水平的一階近似。假設(shè)R小于1，則計(jì)算最小初始填充層：FIFO Initial Fill Level = 32 + Nhactive * （1- R） + Nhstall * （1/R）

其中Nhactive是行活動(dòng)周期的時(shí)鐘滴答數(shù)。Nhblank是水平消隱周期的時(shí)鐘滴答數(shù)。Nhstall是進(jìn)入的流在水平活動(dòng)期間被停止的時(shí)鐘滴答數(shù)。R是計(jì)算為Faclk/Fvclk的時(shí)鐘比率。當(dāng)R大于等于1時(shí)，可以去掉第二項(xiàng)［Nhactive * （1 - R）］。Nhstall很難通過(guò)分析來(lái)確定。

總FIFO深度必須略大于初始填充水平，以防止FIFO溢出：FIFO depth min = 32 + FIFO initial Fill Level在每種情況下，這都少于一整行數(shù)據(jù)，所以如果提供了行緩沖區(qū)，就足夠了。然而，在許多情況下，不需要完整的行緩沖區(qū)。

接口框圖

下圖描述了該IP可用的各種接口。

Video Timing Controller IP

簡(jiǎn)介

Video Timing Controller IP是一個(gè)通用視頻時(shí)序信號(hào)發(fā)生器和檢測(cè)器。所有的視頻系統(tǒng)都需要視頻時(shí)序信號(hào)的管理，這些信號(hào)用于同步傳輸進(jìn)程。VTC IP核的功能是檢測(cè)和產(chǎn)生這些時(shí)序信號(hào)。在該IP的輸入端，自動(dòng)檢測(cè)水平和垂直同步脈沖，極性，消隱時(shí)間和活動(dòng)視頻像素相關(guān)時(shí)序參數(shù)；在輸出端口，它產(chǎn)生水平和垂直消隱和同步脈沖使用的標(biāo)準(zhǔn)視頻系統(tǒng)，包括支持可編程脈沖極性。該IP通常與Video in to AXI4-Stream IP一起用于檢測(cè)傳入視頻數(shù)據(jù)的格式和時(shí)序信息，或與AXI4-Stream to Video out IP一起用于為視頻輸出設(shè)備（如視頻監(jiān)視器）生成輸出視頻時(shí)間。

視頻時(shí)序

在對(duì)視頻數(shù)據(jù)輸出時(shí)，要根據(jù)視頻時(shí)序參數(shù)來(lái)進(jìn)行時(shí)序信號(hào)的驅(qū)動(dòng)從而保證視頻數(shù)據(jù)的正常輸出。視頻系統(tǒng)可以利用不同極性的行場(chǎng)同步或消隱信號(hào)的不同組合來(lái)同步處理和控制視頻數(shù)據(jù)。VTC IP通過(guò)提供一個(gè)高度可編程和靈活的核心，允許檢測(cè)和生成視頻系統(tǒng)內(nèi)的各種時(shí)序信號(hào)，從而簡(jiǎn)化了視頻時(shí)序信號(hào)產(chǎn)生的工作。

支持工作模式

Video Timing Controller IP支持AXI4-Lite接口和一個(gè)固定模式接口。

AXI4-Lite接口允許將IP輕松地合并到Vivado項(xiàng)目中，并且可以通過(guò)AXI4-Lite。

Constant接口利用圖形用戶界面（GUI）可配置的IP參數(shù)來(lái)設(shè)置固定模式操作的IP。

接口框圖

下圖描述了該IP可用的各種接口。

責(zé)任編輯：lq6