CadenceLIVE China用戶大會開幕，燧原科技又有兩篇論文獲得了本次“CadenceLIVE杰出論文獎”，其中《Tempus-PI 仿真和實測關鍵時序路徑的一致性研究》則獲得“Best Paper”的殊榮。

此外，在今天下午舉行的各個技術分論壇上，燧原科技分別在“數字設計與Signoff”和“PCB、封裝和系統分析”會議上發表了演講。

Tempus-PI 仿真和實測關鍵時序路徑的一致性研究

芯片設計向著更高的集成化、更高的頻率以及更加復雜的簽核 （signoff） 流程發展。其中靜態時序分析 （STA） 是數字芯片設計signoff 中最關鍵的環節之一。對于關鍵路徑的定位，仿真優化都是影響芯片性能的重要步驟。同時，隨著芯片設計復雜化，技術節點向納米量級發展，電源傳輸網絡造成邏輯單元的電壓降分析也變得越來越系統化，精細化。因此由于電壓降引入的時序變化也越來越多的需要考量，尤其是關鍵路徑上的電壓降。

傳統的靜態時序分析會將電壓的不一致性作為減弱參數形式，以一定的余量幫助使用者覆蓋大部分真實芯片中的情況。但是隨著芯片越來越大，軟硬件的功能越來越多，由于電壓降引起的時序違例越來越多。很多情況下IR的分析是符合標準的，現在主流的大規模芯片如AI芯片都是基于12nm、7nm或者更小的技術節點，封裝還會引入3DIC，電壓降分析越來越復雜也越來越重要。與此同時，時序分析也將會引入電壓降的影響。Tempus-PI提供一個真正的時序和電壓降協同仿真的簽核流程，以此來幫助找到真正的電壓敏感的關鍵路徑。該仿真工作的結果得到了芯片測試的一致性驗證。

基于信號與電源完整性的有效分析優化2.5D-3D的設計

高帶寬內存 （HBM） 存儲系統已成為某些超級計算機中用于高性能圖形加速、網絡設備以及高性能數據中心的最廣泛使用的存儲器件。與傳統的存儲器接口相比，HBM可實現更高的帶寬，同時消耗更少的功耗。HBM廣泛應用于高級封裝中，結合中介層基板芯片 （Interposer）實現存儲器的數據讀寫。而Interposer的設計隨著HBM的速率上升，信號完整性 （SI） 和電源完整性 （PI） 帶來的挑戰越來越大。Interposer的設計人員在初始設計時，為了克服SI 和PI的挑戰，需要有效的仿真方法學指導設計。

本文從SI和PI 角度討論如何設計仿真，首先從信號完整性的角度討論了設計的考量點，其次從電源完整性的角度討論電源噪聲在高速傳輸信號中的影響，并提出了如何仿真與預測大量同步開關噪聲等電源噪聲對眼圖的影響，最后基于芯片的測試結果對比仿真給出結論。

責任編輯：haq