1、為什么要重視電源噪聲問題

芯片內部有成千上萬個晶體管，這些晶體管組成內部的門電路、組合邏輯、寄存器、計 數器、延遲線、狀態機、以及其他邏輯功能。隨著芯片的集成度越來越高，內部晶體管數 越來越大。芯片的外部引腳數有限，為一個晶體管提供單獨的供電引腳是不現實的。芯 片的外部電源引腳提供給內部晶體管一個公共的供電節點， 因此內部晶體管狀態的轉換必 然引起電源噪聲在芯片內部的傳遞。

對內部各個晶體管的操作通常由內核時鐘或片內外設時鐘同步， 但是由于內部延時的 差別，各個晶體管的狀態轉換不可能是嚴格同步的，當某些晶體管已完成了狀態轉換，另 一些晶體管可能仍處于轉換過程中。芯片內部處于高電平的門電路會把電源噪聲傳遞到其 他門電路的輸入部分。如果接受電源噪聲的門電路此時處于電平轉換的不定態區域，那么電 源噪聲可能會被放大，并在門電路的輸出端產生矩形脈沖干擾，進而引起電路的邏輯錯誤。芯片外部電源引腳處的噪聲通過內部門電路的傳播，還可能會觸發內部寄存器產生狀態轉換。

除了對芯片本身工作狀態產生影響外，電源噪聲還會對其他部分產生影響。比如電源噪 聲會影響晶振、PLL、DLL 的抖動特性，AD 轉換電路的轉換精度等。

由于最終產品工作溫度的變化以及生產過程中產生的不一致性，如果是由于電源系統產 生的問題，電路將非常難調試，因此最好在電路設計之初就遵循某種成熟的設計規則，使電 源系統更加穩健。

2、電源系統噪聲余分析

絕大多數芯片都會給出一個正常工作的電壓范圍，這個值通常是±5%。例如：對于 3.3V 電壓，為滿足芯片正常工作，供電電壓在 3.13V 到 3.47V 之間，或 3.3V±165mV。對于 1.2V 電壓，為滿足芯片正常工作，供電電壓在 1.14V 到 1.26V 之間，或 1.2V±60mV。這些限 制可以在芯片 datasheet 中的 recommended operating conditions 部分查到。這些限制要考 慮兩個部分，第一是穩壓芯片的直流輸出誤差，第二是電源噪聲的峰值幅度。老式的穩壓芯 片的輸出電壓精度通常是±2.5%，因此電源噪聲的峰值幅度不應超過±2.5%。當然隨著芯片 工藝的提高，現代的穩壓芯片直流精度更高，可能會達到±1%以下，TI 公司的開關電源芯 片 TPS54310 精度可達±1%，線性穩壓源 AMS1117 可達±0.2%。但是要記住，達到這樣 的精度是有條件的，包括負載情況，工作溫度等限制。因此可靠的設計還是以±2.5%這個值 更把握些。如果你能確保所用的芯片安裝到電路板上后能達到更高的穩壓精度，那么你可以 為你的這款設計單獨進行噪聲余計算。本文著重電源部分設計的原理說明，電源噪聲余 將使用±2.5%這個值。

電源噪聲余計算非常簡單，方法如下：

比如芯片正常工作電壓范圍為 3.13V~3.47V 之間，穩壓芯片標稱輸出 3.3V。安裝到 電路板上后，穩壓芯片輸出 3.36V。那么容許電壓變化范圍為 3.47-3.36=0.11V=110mV。穩 壓芯片輸出精度±1%，即±3.36*1%=±33.6 mV。電源噪聲余為 110-33.6=76.4 mV。

計算很簡單，但是要注意四個問題：

第一，穩壓芯片輸出電壓能精確的定在 3.3V 么?外圍器件如電阻電容電感的參數也不 是精確的，這對穩壓芯片的輸出電壓有影響，所以這里用了 3.36V 這個值。在安裝到電路板上之前，你不可能預測到準確的輸出電壓值。

第二， 工作環境是否符合穩壓芯片手冊上的推薦環境?器件老化后參數還會和芯片手 冊上的一致么?

第三，負載情況怎樣?這對穩壓芯片的輸出電壓也有影響。

第四，電源噪聲最終會影響到信號質。而信號上的噪聲來源不僅僅是電源噪聲，反射 串擾等信號完整性問題也會在信號上疊加噪聲，不能把所有噪聲余都分配給電源系統。所 以，在設計電源噪聲余的時候要留有余地。

另一個重要問題是：不同電壓等級，對電源噪聲余要求不一樣，按±2.5%計算的話， 1.2V 電壓等級的噪聲余只有 30mV。這是一個很苛刻的限制，設計的時候要謹慎些。模 擬電路對電源的要求更高。電源噪聲影響時鐘系統，可能會引起時序匹配問題。因此必須重 視電源噪聲問題。

3、電源噪聲是如何產生的?

電源系統的噪聲來源有三個方面：

第一，穩壓電源芯片本身的輸出并不是恒定的，會有一定的波紋。這是由穩壓芯片自身 決定的，一旦選好了穩壓電源芯片，對這部分噪聲我們只能接受，無法控制。

第二，穩壓電源無法實時響應負載對于電流需求的快速變化。穩壓電源芯片通過感知其 輸出電壓的變化，調整其輸出電流，從而把輸出電壓調整到額定輸出值。多數常用的穩壓源 調整電壓的時間在 ms~us 級。因此，對于負載電流變化頻率在直流到幾百 KHz 之間時，穩 壓源可以很好的做出調整，保持輸出電壓的穩定。當負載瞬態電流變化頻率超出這一范圍時， 穩壓源的電壓輸出會出現跌落，從而產生電源噪聲。現在，微處理器的內核及外設的時鐘頻 率已超過了 600 MHz，內部晶體管電平轉換時間下降到 800 ps 以下。這要求電源分配系 統必須在直流到 1GHz 范圍內都能快速響應負載電流的變化， 但現有穩壓電源芯片不可能 滿足這一苛刻要求。我們只能用其他方法補償穩壓源這一不足，這涉及到后面要講的電源去耦。

第三，負載瞬態電流在電源路徑阻抗和地路徑阻抗上產生的壓降。PCB 板上任何電氣 路徑不可避免的會存在阻抗，不論是完整的電源平面還是電源引線。對于多層板，通常提供 一個完整的電源平面和地平面，穩壓電源輸出首先接入電源平面，供電電流流電源平面， 到達負載電源引腳。地路徑和電源路徑類似，只不過電流路徑變成了地平面。完整平面的阻 抗很低，但確實存在。如果不使用平面而使用引線，那么路徑上的阻抗會更高。另外，引腳 及焊盤本身也會有寄生電感存在，瞬態電流流此路徑必然產生壓降，因此負載芯片電源引 腳處的電壓會隨著瞬態電流的變化而波動，這就是阻抗產生的電源噪聲。在電源路徑表現為 負載芯片電源引腳處的電壓軌道塌陷， 在地路徑表現為負載芯片地引腳處的電位和參考地 電位不同 (注意，這和地彈不同，地彈是指芯片內部參考地電位相對于板級參考地電位的 跳變)

4、電容退耦的兩種解釋

采用電容退耦是解決電源噪聲問題的主要方法。這種方法對提高瞬態電流的響應速度， 降低電源分配系統的阻抗都非常有效。

對于電容退耦， 很多資料中都有涉及， 但是闡述的角度不同。有些是從局部電荷存 儲 (即儲能)的角度來說明，有些是從電源分配系統的阻抗的角度來說明，還有些資料的說明更為混亂，一會提儲能，一會提阻抗，因此很多人在看資料的時候感到有些迷惑。其實， 這兩種提法，本質上是相同的，只不過看待問題的視角不同而已。為了讓大家有個清楚的認 識，本文分別介紹一下這兩種解釋。

4.1 從儲能的角度來說明電容退耦原理。

在制作電路板時， 通常會在負載芯片周圍放置很多電容， 這些電容就起到電源退耦作 用。其原理可用圖 1 說明。

當負載電流不變時，其電流由穩壓電源部分提供，即圖中的 I0，方向如圖所示。此時 電容兩端電壓與負載兩端電壓一致，電流 Ic 為 0，電容兩端存儲相當數的電荷，其電荷 數和電容有關(C=Q/U)。當負載瞬態電流發生變化時，由于負載芯片內部晶體管電平 轉換速度極快，必須在極短的時間內為負載芯片提供足夠的電流。但是穩壓電源無法很快 響應負載電流的變化，因此，電流 I0不會馬上滿足負載瞬態電流要求，因此負載芯片電壓 會降低。但是由于電容電壓與負載電壓相同，因此電容兩端存在電壓變化。對于電容來說電 壓變化必然產生電流，此時電容對負載放電，電流 Ic 不再為 0，為負載芯片提供電流。根 據電容等式：

只要電容 C 足夠大，只需很小的電壓變化，電容就可以提供足夠大的電流，滿足負 載瞬態電流的要求。這樣就保證了負載芯片電壓的變化在容許的范圍內。這里，相當于電容 預先存儲了一部分電能，在負載需要的時候釋放出來，即電容是儲能元件。儲能電容的存在 使負載消耗的能得到快速補充，因此保證了負載兩端電壓不至于有太大變化，此時電容擔 負的是局部電源的角色。

從儲能的角度來理解電源退耦，非常直觀易懂，但是對電路設計幫助不大。從阻抗的角 度理解電容退耦，能讓我們設計電路時有章可循。實際上，在決定電源分配系統的去耦電容 的時候，用的就是阻抗的概念。

4.2 從阻抗的角度來理解退耦原理。

將圖 1 中的負載芯片拿掉，如圖 2 所示。從 AB 兩點向左看過去，穩壓電源以及電容退耦系統一起，可以看成一個復合的電源系統。這個電源系統的特點是：不論 AB 兩點間 負載瞬態電流如何變化，都能保證 AB 兩點間的電壓保持基本穩定，即 AB 兩點間電壓變 化很小。

我們可以用一個等效電源模型表示上面這個復合的電源系統，如圖 3

對于這個電路可寫出如下等式：

我們的最終設計目標是，不論 AB 兩點間負載瞬態電流如何變化，都要保持 AB 兩點 間電壓變化范圍很小，根據公式 2，這個要求等效于電源系統的阻抗 Z 要足夠低。在圖 2 中，我們是通過去耦電容來達到這一要求的，因此從等效的角度出發，可以說去耦電容降低 了電源系統的阻抗。另一方面，從電路原理的角度來說，可得到同樣結論。電容對于交流信 號呈現低阻抗特性，因此加入電容，實際上也確實降低了電源系統的交流阻抗(1/jwc)。

從阻抗的角度理解電容退耦，可以給我們設計電源分配系統帶來極大的方便。實際上， 電源分配系統設計的最根本的原則就是使阻抗最小。最有效的設計方法就是在這個原則指 導下產生的。

5、實際電容的特性

正確使用電容進行電源退耦，必須了解實際電容的頻率特性。理想電容器在實際中是不存在的，這就是為什么常聽到“電容不僅僅是電容”的原因。

實際的電容器總會存在一些寄生參數，這些寄生參數在低頻時表現不明顯，但是高頻情 況下，其重要性可能會超過容值本身。圖 4 是實際電容器的 SPICE 模型，圖中，ESR 代表 等效串聯電阻，ESL 代表等效串聯電感或寄生電感，C 為理想電容。

等效串聯電感(寄生電感)無法消除，只要存在引線，就會有寄生電感。這從磁場能 變化的角度可以很容易理解，電流發生變化時，磁場能發生變化，但是不可能發生能躍 變，表現出電感特性。寄生電感會延緩電容電流的變化，電感越大，電容充放電阻抗就越大， 反應時間就越長。等效串聯電阻也不可消除的，很簡單，因為制作電容的材料不是超導體。討論實際電容特性之前，首先介紹諧振的概念。對于圖 4 的電容模型，其復阻抗為：

當頻率很低時，2πf ESL < 1/ 2πfC，整個電容器表現為電容性，

當頻率很高時，2πf ESL > 1/ 2πfC，電容器此時表現為電感性，因此“高頻時電容不再 是電容” ，而呈現為電感。當

此時容性阻抗矢與感性阻抗之差為 0，電容的總阻抗最小，表現為純電阻特性。該頻 率點就是電容的自諧振頻率。自諧振頻率點是區分電容是容性還是感性的分界點， 高于諧 振頻率時， “電容不再是電容” ， 因此退耦作用將下降。因此，實際電容器都有一定的 工作頻率范圍，只有在其工作頻率范圍內，電容才具有很好的退耦作用，使用電容進行電源 退耦時要特別關注這一點。寄生電感(等效串聯電感)是電容器在高于自諧振頻率點之后退 耦功能被消弱的根本原因。圖 5 顯示了一個實際的 0805 封裝 0.1uF 陶瓷電容，其阻抗隨 頻率變化的曲線。

電容的自諧振頻率值和它的電容值及等效串聯電感值有關，使用時可查看器件手冊，了 解該項參數，確定電容的有效頻率范圍。下面列出了 AVX 生產的陶瓷電容不同封裝的各項 參數值。

電容的等效串聯電感和生產工藝和封裝尺寸有關，同一個廠家的同種封裝尺寸的電容， 其等效串聯電感基本相同。通常小封裝的電容等效串聯電感更低，寬體封裝的電容比窄體封 裝的電容有更低的等效串聯電感。

既然電容可以看成 RLC 串聯電路，因此也會存在品質因數，即 Q 值，這也是在使用電 容時的一個重要參數。

電路在諧振時容抗等于感抗，所以電容和電感上兩端的電壓有效值必然相等，電容上的 電壓有效值 UC=I*1/ωC=U/ωCR=QU，品質因數 Q=1/ωCR，這里 I 是電路的總電流。電感 上的電壓有效值 UL=ωL*I=ωL*U/R=QU， 品質因數 Q=ωL/R。因為：UC=UL 所以 Q=1/ω CR=ωL/R。電容上的電壓與外加信號電壓 U 之比 UC/U=(I*1/ωC)/RI=1/ωCR=Q。電感上 的電壓與外加信號電壓 U 之比 UL/U=ωLI/RI=ωL/R=Q。從上面分析可見，電路的品質因數 越高，電感或電容上的電壓比外加電壓越高。

Q 值影響電路的頻率選擇性。當電路處于諧振頻率時，有最大的電流，偏離諧振頻率時 總電流小。我們用 I/I0 表示通過電路的電流與諧振電路中電流的比值，即相對變化率。ω/ω0 表示頻率偏離諧振頻率程度。圖 6 顯示了 I/I0 與ω/ω0關系曲線。這里有三條曲線， 對應三個不同的 Q 值，其中有 Q1>Q2>Q3。從圖中可看出當外加信號頻率 ω 偏離電路的 諧振頻率 ω0 時，I/I0 均小于 1。Q 值越高在一定的頻偏下電流下降得越快，其諧振曲線 越尖銳。也就是說電路的選擇性是由電路的品質因素 Q 所決定的，Q 值越高選擇性越好。在電路板上會放置一些大的電容，通常是坦電容或電解電容。這類電容有很低的 ESL，但是 ESR 很高，因此 Q 值很低，具有很寬的有效頻率范圍，非常適合板級電源濾波。

6、電容的安裝諧振頻率

上一節介紹的是電容自身的參數， 當電容安裝到電路板上后， 還會引入額外的寄生參 數，從而引起諧振頻率的偏移。充分理解電容的自諧振頻率和安裝諧振頻率非常重要，在計 算系統參數時，實際使用的是安裝諧振頻率，而不是自諧振頻率，因為我們關注的是電容安 裝到電路板上之后的表現。

電容在電路板上的安裝通常包括一小段從焊盤拉出的引出線，兩個或更多的過孔。我們 知道，不論引線還是過孔都存在寄生電感。寄生電感是我們主要關注的重要參數，因為它對 電容的特性影響最大。電容安裝后，可以對其周圍一小片區域有效去耦，這涉及到去耦半徑 問題，本文后面還要詳細講述。現在我們考察這樣一種情況，電容要對距離它 2 厘米處的 一點去耦，這時寄生電感包括哪幾部分。首先，電容自身存在寄生電感。從電容到達需要去 耦區域的路徑上包括焊盤、一小段引出線、過孔、2 厘米長的電源及地平面，這幾個部分都 存在寄生電感。相比較而言，過孔的寄生電感較大。可以用公式近似計算一個過孔的寄生電 感有多大。 公式為

其中：L 是過孔的寄生電感，單位是 nH。h 為過孔的長度，和板厚有關，單位是英寸。d 為過孔的直徑，單位是英寸。下面就計算一個常見的過孔的寄生電感，看看有多大，以便 有一個感性認識。設過孔的長度為 63mil(對應電路板的厚度 1.6 毫米，這一厚度的電路板 很常見) ，過孔直徑 8mil，根據上面公式得：

這一寄生電感比很多小封裝電容自身的寄生電感要大， 必須考慮它的影響。過孔的直 徑越大，寄生電感越小。過孔長度越長，電感越大。下面我們就以一個 0805 封裝 0.01uF 電容為例，計算安裝前后諧振頻率的變化。參數如下：容值：C=0.01uF。電容自身等效 串聯電感：ESL=0.6 nH。安裝后增加的寄生電感：Lmount=1.5nH。

電容的自諧振頻率：

安裝后的總寄生電感：0.6+1.5=2.1nH。注意，實際上安裝一個電容至少要兩個過孔，寄 生電感是串聯的，如果只用兩個過孔，則過孔引入的寄生電感就有 3nH。但是在電容的 一端都并聯幾個過孔，可以有效小總的寄生電感，這和安裝方法有關。

安裝后的諧振頻率為：

可見，安裝后電容的諧振頻率發生了很大的偏移，使得小電容的高頻去耦特性被消弱。在進行電路參數設計時，應以這個安裝后的諧振頻率計算，因為這才是電容在電路板上的實 際表現。

安裝電感對電容的去耦特性產生很大影響，應盡小。實際上，如何最大程度的小 安裝后的寄生電感，是一個非常重要的問題，本文后面還要專門討論。

7、局部去耦設計方法

我們從一個典型邏輯電路入手，討論局部退耦設計方法。圖 7 是典型的非門(NOT GATE) 電路。當輸入(Input)低電平時，Q1 打開，拉低 Q2 的基極，因此 Q4 的基極被拉低， Q3 打開，輸出(Output)高電平。

實際電路設計中，器件之間相互連接構成完整系統，因此器件之間必然存在相互影響。作為例子，我們級聯兩個非門，如圖 8 所示，看看兩個器件之間怎樣相互影響。理想的情 況應該是：第一個非門輸入邏輯低電平(邏輯 0) ，其輸出為高電平，第二個非門輸入為 第一個的輸出，也為高電平，因此第二個非門輸出低電平。

為保證邏輯電路能正常工作，表征電路邏輯狀態的電平值必須落在一定范圍內。比如對 于 3.3V 邏輯，高電平大于 2V 為邏輯 1，低電平小于 0.8V 為邏輯 0。當邏輯門電路的輸 入電平處于上述范圍內時，電路能保證對輸入邏輯狀態的正確判斷。當電平值處于 0.8V 到 2V 之間時，則不能保證對輸入邏輯狀態的正確判斷，對于本例的非門來說，其輸出可能是 邏輯 0，也可能是邏輯 1，或者處于不定態。因此輸入電平超出規定范圍時，可能發生邏輯 錯誤。

邏輯電路在設計時采用了很多技術來保證器件本身不會發生這樣的錯誤。但是，當器件 安裝到電路板上，板級系統的其他因素仍可能導致類似錯誤的發生。圖 8 中級聯的兩個非 門共用電源端 Vcc 和接地端 GND。Vcc 到個非門供電引腳間都會存在寄生電感，個非 門的地引腳到 GND 之間也同樣存在寄生電感。在實際板級電路中設計中， 寄生電感不可 避免，電源平面、地平面、過孔、焊盤、連接焊盤的引出線都會引入額外的寄生電感。圖 8 已畫出了電源端和地端的寄生電感。當第一個非門輸入高電平，其輸出低電平。此時將會 形成圖中虛線所示的電流通路，第一個非門接地處寄生電感上的電壓為：

V=L*di/dt

這里 i 為邏輯轉換過程形成的瞬態電流。如果電路轉換過程非常快(高速器件內部晶 體管轉換時間已降到了皮秒級) ，di/dt 將是個很大的值，即使很小的寄生電感 L 也會 在電感兩端感應出很大的電壓 V。對于一些大規模邏輯芯片，接地引腳是內部非常多的晶 體管共用的，這些晶體管同時開關的話，將產生很大的瞬態電流，再加上極快的轉換時間， 寄生電感上的感應電壓更大。此時第一個非門的輸出信號電平為：非門本身低電平電壓+寄 生電感上的電壓。如果這一值接近 2V，可能會被第二個非門判斷為邏輯 1，從而發生邏輯 錯誤。

寄生電感可能引起電路邏輯錯誤，那么如何解決這一問題?

圖 9 展示了一種解決方法。把電容緊鄰器件放置，跨接在電源引腳和地引腳之間。正 常時，電容充電，存儲一部分電荷。當非門發生翻轉瞬間，電容放電，形成瞬間的浪涌電流， 方向如圖 9 中虛線所示。這樣電路轉換所需的瞬態電流不必再由 VCC 提供，電容相當于局 部小電源。因此電源端和地端的寄生電感被旁路掉了，寄生電感在這一瞬間沒有電流流過， 因而也不存在感應電壓，這就保證了第一個非門輸出信號的邏輯電平值的正確性。

所需電容可能不是一個，通常是兩個或多個電容并聯放置，小電容本身的串聯電 感，進而小電容充放電回路的阻抗。電容的擺放、安裝距離、安裝方法、電容選擇等 問題，本文后面會詳細介紹。

很多芯片制造商在參考設計中給出的都是這種局部去耦方式， 但并不是說這種方 式就是最優的。芯片商關心的是如何提高他所提供的特定器件的性能，也就是說，著眼 點在器件本身，并沒有從整個電路系統的角度來處理電源去耦的問題。有時你會發現， 對一個的電源和地引腳都單獨去耦是不現實的，可能是空間限制，放不下如此多的電容，也可能是成本限制。因此對于板級集成的工程師來說，除了要熟悉局部去耦的方法 外，還要深入研究如何從整個電源分配系統的角度進行電源去耦設計。

8、從電源系統的角度進行去耦設計

先插一句題外話，很多人在看資料時會有這樣的困惑，有的資料上說要對個電源 引腳加去耦電容，而另一些資料并不是按照個電源引腳都加去偶電容來設計的，只是 說在芯片周圍放置多少電容，然后怎么放置，怎么打孔等等。那么到底哪種說法及做法 正確呢?我在剛接觸電路設計的時候也有這樣的困惑。其實，兩種方法都是正確的，只 不過處理問題的角度不同。看過本文后，你就徹底明白了。

上一節講了對引腳去耦的方法，這一節就來講講另一種方法，從電源系統的角度進 行去耦設計。該方法本著這樣一個原則：在感興趣的頻率范圍內， 使整個電源分配 系統阻抗最低。其方法仍然是使用去耦電容。

電源去耦涉及到很多問題：總的電容多大才能滿足要求?如何確定這個值?選 擇那些電容值?放多少個電容?選什么材質的電容?電容如何安裝到電路板上?電容 放置距離有什么要求?下面分別介紹。

8.1 著名的 Target Impedance(目標阻抗)

目標阻抗(Target Impedance)定義為：

其中：Vdd 為要進行去耦的電源電壓等級，常見的有 5V、3.3V、1.8V、1.26V、1.2V 等。Ripple 為允許的電壓波動，在電源噪聲余一節中我們已闡述過了，典型值為 2.5%。

?IMAX 為負載芯片的最大瞬態電流變化。

該定義可解釋為：能滿足負載最大瞬態電流供應，且電壓變化不超過最大容許波動 范圍的情況下，電源系統自身阻抗的最大值。超過這一阻抗值，電源波動將超過容許范 圍。如果你對阻抗和電壓波動的關系不清楚的話，請回顧“電容退耦的兩種解釋”一節。

對目標阻抗有兩點需要說明

1 目標阻抗是電源系統的瞬態阻抗，是對快速變化的電流表現出來的一種阻抗特性。

2 目標阻抗和一定寬度的頻段有關。在感興趣的整個頻率范圍內，電源阻抗都不 能超過這個值。阻抗是電阻、電感和電容共同作用的結果，因此必然與頻率有關。感興 趣的整個頻率范圍有多大?這和負載對瞬態電流的要求有關。顧名思義，瞬態電流是指 在極短時間內電源必須提供的電流。如果把這個電流看做信號的話， 相當于一個階躍信號， 具有很寬的頻譜，這一頻譜范圍就是我們感興趣的頻率范圍。

如果暫時不理解上述兩點，沒關系，繼續看完本文后面的部分，你就明白了。

8.2 需要多大的電容

有兩種方法確定所需的電容。第一種方法利用電源驅動的負載計算電容。這種 方法沒有考慮 ESL 及 ESR 的影響，因此很不精確，但是對理解電容的選擇有好處。第二種方法就是利用目標阻抗(Target Impedance)來計算總電容，這是業界通用的 方法，得到了廣泛驗證。你可以先用這種方法來計算，然后做局部微調，能達到很好的 效果，如何進行局部微調，是一個更高級的話題。下面分別介紹兩種方法。

方法一：利用電源驅動的負載計算電容

設負載(容性)為 30pF，要在 2ns 內從 0V 驅動到 3.3V，瞬態電流為：

如果共有 36 個這樣的負載需要驅動，則瞬態電流為：36*49.5mA=1.782A。假設容 許電壓波動為：3.3*2.5%=82.5 mV，所需電容為

C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF

說明：所加的電容實際上作為抑制電壓波紋的儲能元件，該電容必須在 2ns 內為 負載提供 1.782A 的電流， 同時電壓下降不能超過 82.5 mV， 因此電容值應根據 82.5 mV 來計算。記住：

電容放電給負載提供電流，其本身電壓也會下降，但是電壓下降的不能超過 82.5 mV(容許的電壓波紋) 。這種計算沒什么實際意義，之所以放在這里說一下，是為了 讓大家對去耦原理認識更深。

方法二：利用目標阻抗計算電容(設計思想很嚴謹，要吃透)

為了清楚的說明電容的計算方法，我們用一個例子。要去耦的電源為 1.2V，容 許電壓波動為 2.5%，最大瞬態電流 600mA，

第一步：計算目標阻抗

第二步：確定穩壓電源頻率響應范圍。

和具體使用的電源片子有關，通常在 DC 到幾百 kHz 之間。這里設為 DC 到 100kHz。在 100kHz 以下時，電源芯片能很好的對瞬態電流做出反應，高于 100kHz 時， 表現為很高的阻抗，如果沒有外加電容，電源波動將超過允許的 2.5%。為了在高于 100kHz 時仍滿足電壓波動小于 2.5%要求，應該加多大的電容?

第三步：計算 bulk 電容

當頻率處于電容自諧振點以下時，電容的阻抗可近似表示為：

頻率 f 越高，阻抗越小，頻率越低，阻抗越大。在感興趣的頻率范圍內，電容的 最大阻抗不能超過目標阻抗，因此使用 100kHz 計算(電容起作用的頻率范圍的最低頻率，對應電容最高阻抗)。

當頻率處于電容自諧振點以上時，電容的阻抗可近似表示為：

頻率 f 越高，阻抗越大，但阻抗不能超過目標阻抗。假設 ESL 為 5nH，則最高有 效頻率為：

如果希望電源系統在 500MHz 以下時都能滿足電壓波動要求，就必須控制電容的 寄生電感。必須滿足 2πf×Lmax≤XMAX ，所以有：

假設使用 AVX 公司的 0402 封裝陶瓷電容，寄生電感約為 0.4nH，加上安裝到電 路板上后過孔的寄生電感(本文后面有計算方法)假設為 0.6nH，則總的寄生電感為 1 nH。為了滿足總電感不大于 0.16 nH 的要求，我們需要并聯的電容個數為：1/0.016=62.5 個，因此需要 63 個 0402 電容。

為了在 1.6MHz 時阻抗小于目標阻抗，需要電容為：

因此個電容的電容為 1.9894/63=0.0316 uF。

綜上所述，對于這個系統，我們選擇 1 個 31.831 uF 的大電容和 63 個 0.0316 uF 的小電容即可滿足要求。

注意：以上基于目標阻抗(Target Impedance)的計算，只是為了說明這種方法的 基本原理，實際中不能這樣簡單的計算就了事，因為還有很多問題需要考慮。學習的重 點是這種方法的核心思想。

8.3 相同容值電容的并聯

使用很多電容并聯能有效地小阻抗。63 個 0.0316 uF 的小電容 (個電容 ESL 為 1 nH)并聯的效果相當于一個具有 0.159 nH ESL 的 1.9908 uF 電容。

單個電容及并聯電容的阻抗特性如圖 10 所示。并聯后仍有相同的諧振頻率，但是 并聯電容在一個頻率點上的阻抗都小于單個電容。

但是，從圖中我們看到，阻抗曲線呈 V 字型，隨著頻率偏離諧振點，其阻抗仍然 上升的很快。要在很寬的頻率范圍內滿足目標阻抗要求，需要并聯大的同值電容。這 不是一種好的方法，造成極大地浪費。有些人喜歡在電路板上放置很多 0.1uF 電容，如 果你設計的電路工作頻率很高，信號變化很快，那就不要這樣做，最好使用不同容值的 組合來構成相對平坦的阻抗曲線。

8.4 不同容值電容的并聯與反諧振(Anti-Resonance)

容值不同的電容具有不同的諧振點。圖 11 畫出了兩個電容阻抗隨頻率變化的曲線。

左邊諧振點之前，兩個電容都呈容性，右邊諧振點后，兩個電容都呈感性。在兩個諧振 點之間，阻抗曲線交叉，在交叉點處，左邊曲線代表的電容呈感性，而右邊曲線代表的電容 呈容性，此時相當于 LC 并聯電路。對于 LC 并聯電路來說，當 L 和 C 上的電抗相等時， 發生并聯諧振。因此，兩條曲線的交叉點處會發生并聯諧振，這就是反諧振效應，該頻率點 為反諧振點。電導 G=jwc2+1/jwL1,未考慮 ESR

兩個容值不同的電容并聯后， 阻抗曲線如圖 12 所示。從圖 12 中我們可以得出兩個結論：

a 不同容值的電容并聯， 其阻抗特性曲線的底部要比圖 10 阻抗曲線的底部平坦得多 (雖 然存在反諧振點，有一個阻抗尖峰) ，因而能更有效地在很寬的頻率范圍內小阻抗。

b 在反諧振(Anti-Resonance)點處，并聯電容的阻抗值無限大，高于兩個電容任何一個單 獨作用時的阻抗。并聯諧振或反諧振現象是使用并聯去耦方法的不足之處。

在并聯電容去耦的電路中， 雖然大多數頻率值的噪聲或信號都能在電源系統中找到低 阻抗回流路徑，但是對于那些頻率值接近反諧振點的，由于電源系統表現出的高阻抗，使得 這部分噪聲或信號能無法在電源分配系統中找到回流路徑，最終會從 PCB 上發射出去 (空氣也是一種介質，波阻抗只有幾百歐姆) ，從而在反諧振頻率點處產生嚴重的 EMI 問題。因此，并聯電容去耦的電源分配系統一個重要的問題就是：合理的選擇電容，盡可能 的壓低反諧振點處的阻抗。

8.5 ESR 對反諧振(Anti-Resonance)的影響

Anti-Resonance 給電源去耦帶來麻煩，但幸運的是，實際情況不會圖 12 顯示的那么糟 糕。實際電容除了 LC 之外，還存在等效串聯電感 ESR，因此，反諧振點處的阻抗也不會是 無限大的。實際上，可以通過計算得到反諧振點處的阻抗為

其中，X 為反諧振點處單個電容的阻抗虛部(均相等) 。現代工藝生產的貼片電容，等效串聯阻抗很低，因此就有辦法控制電容并聯去耦時反諧振點處的阻抗。等效串聯電感 ESR 使 整個電源分配系統的阻抗特性趨于平坦。

8.6 怎樣合理選擇電容組合

前面我們提到過，瞬態電流的變化相當于階躍信號，具有很寬的頻譜。因而，要對這一 電流需求補償，就必須在很寬的頻率范圍內提供足夠低的電源阻抗。但是，不同電容的有效 頻率范圍不同，這和電容的諧振頻率有關(嚴格來說應該是安裝后的諧振頻率) ，有效頻 率范圍(電容能提供足夠低阻抗的頻率范圍)是諧振點附近一小段頻率。因此要在很寬的頻 率范圍內提供足夠低的電源阻抗，就需要很多不同電容的組合。

你可能會說，只用一個容值，只要并聯電容數足夠多，也能達到同樣低的阻抗。的確 如此，但是在實際應用中你可以算一下，多數時候，所需要的電容數很大。真要這樣做的 話，可能你的電路板上密密麻麻的全是電容。既不專業，也沒必要。

選擇電容組合，要考慮的問題很多，比如選什么封裝、什么材質、多大的容值、容值的 間隔多大、主時鐘頻率及其各次諧波頻率是多少、信號上升時間等等，這需要根據具體的設 計來專門設計。

通常，用鉭電容或電解電容來進行板級低頻段去耦。電容的計算方法前面講過了，需 要提醒一點的是，最好用幾個或多個電容并聯以小等效串聯電感。這兩種電容的 Q 值很 低，頻率選擇性不強，非常適合板級濾波。

高頻小電容的選擇有些麻煩，需要分頻段計算。可以把需要去耦的頻率范圍分成幾段， 一段單獨計算，用多個相同容值電容并聯達到阻抗要求，不同頻段選擇的不同的電容值。但這種方法中，頻率段的劃分要根據計算的結果不斷調整。

一般劃分 3 到 4 個頻段就可以了，這樣需要 3 到 4 個容值等級。實際上，選擇的容 值等級越多，阻抗特性越平坦，但是沒必要用非常多的容值等級，阻抗的平坦當然好，但是 我們的最終目標是總阻抗小于目標阻抗，只要能滿足這個要求就行。

在某個等級中到底選擇那個容值，還要看系統時鐘頻率。前面講過，電容的并聯存在反 諧振，設計時要注意，盡不要讓時鐘頻率的各次諧波落在反諧振頻率附近。比如在零點幾 微法等級上選擇 0.47、0.22、0.1 還是其他值，要計算以下安裝后的諧振頻率再來定。

還有一點要注意，容值的等級不要超過 10 倍。比如你可以選類似 0.1、0.01 、0.001 這樣的組合。因為這樣可以有效控制反諧振點阻抗的幅度， 間隔太大， 會使反諧振點阻 抗很大。

當然這不是絕對的，最好用軟件看一下，最終目標是反諧振點阻抗能滿足要求。

高頻小電容的選擇，要想得到最優組合，是一個反復迭代尋找最優解的過程。最好的辦 法就是先粗略計算一下大致的組合，然后用電源完整性仿真軟件做仿真，再做局部調整，能 滿足目標阻抗要求即可，這樣直觀方便，而且控制反諧振點比較容易。而且可以把電源平面 的電容也加進來，聯合設計。

圖 13 是一個電容組合的例子。這個組合中使用的電容為：2 個 680uF 鉭電容， 7 個 2.2uF 陶瓷電容(0805 封裝) ，13 個 0.22uF 陶瓷電容(0603 封裝) ，26 個 0.022uF 陶 瓷電容(0402 封裝) 。圖中，上部平坦的曲線是 680uF 電容的阻抗曲線，其他三個容值的 曲線為圖中的三個 V 字型曲線，從左到右一次為 2.2uF、0.22uF、0.022uF。總的阻抗曲線 為圖中底部的粗包絡線。

這個組合實現了在 500kHz 到 150MHz 范圍內保持電源阻抗在 33 毫歐以下。到 500MHz 頻率點處，阻抗上升到 110 毫歐。從圖中可見，反諧振點的阻抗控制得很低。

小電容的介質一般常規設計中都選則陶瓷電容。NP0 介質電容的 ESR 要低得多，對于 有更嚴格阻抗控制的局部可以使用，但是注意這種電容的 Q 值很高，可能引起嚴重的高頻 振鈴，使用時要注意。

封裝的選擇，只要加工能力允許，當然越小越好，這樣可以得到更低的 ESL，也可以留 出更多的布線空間。但不同封裝，電容諧振頻率點不同，容值范圍也不同，可能影響到最終 的電容數。因此，電容封裝尺寸、容值要聯合考慮。總之最終目標是，用最少的電容達到 目標阻抗要求，輕安裝和布線的壓力。

8.7 電容的去耦半徑

電容去耦的一個重要問題是電容的去耦半徑。大多數資料中都會提到電容擺放要盡靠 近芯片，多數資料都是從小回路電感的角度來談這個擺放距離問題。確實，小電感是一 個重要原因，但是還有一個重要的原因大多數資料都沒有提及，那就是電容去耦半徑問題。

如果電容擺放離芯片過遠，超出了它的去耦半徑，電容將失去它的去耦的作用。

理解去耦半徑最好的辦法就是考察噪聲源和電容補償電流之間的相位關系。當芯片對電 流的需求發生變化時，會在電源平面的一個很小的局部區域內產生電壓擾動，電容要補償這 一電流(或電壓)，就必須先感知到這個電壓擾動。信號在介質中傳播需要一定的時間，因 此從發生局部電壓擾動到電容感知到這一擾動之間有一個時間延遲。同樣，電容的補償電流 到達擾動區也需要一個延遲。因此必然造成噪聲源和電容補償電流之間的相位上的不一致。特定的電容，對與它自諧振頻率相同的噪聲補償效果最好，我們以這個頻率來衡這種相位 關系。設自諧振頻率為 f，對應波長為λ，補償電流表達式可寫為：

其中，A 是電流幅度，R 為需要補償的區域到電容的距離，C 為信號傳播速度。

當擾動區到電容的距離達到λ/4 時，補償電流的相位為π ，和噪聲源相位剛好差 180 度，即完全反相。此時補償電流不再起作用，去耦作用失效，補償的能無法及時送達。為 了能有效傳遞補償能，應使噪聲源和補償電流的相位差盡可能的小，最好是同相位的。距 離越近，相位差越小，補償能傳遞越多，如果距離為 0，則補償能百分之百傳遞到擾動 區。這就要求噪聲源距離電容盡可能的近，要遠小于λ/4 。實際應用中，這一距離最好控 制在λ/40~λ/50 之間，這是一個驗數據。

例如：0.001uF 陶瓷電容，如果安裝到電路板上后總的寄生電感為 1.6nH，那么其安裝 后的諧振頻率為 125.8MHz，諧振周期為 7.95ps。假設信號在電路板上的傳播速度為 166ps/inch，則波長為 47.9 英寸。電容去耦半徑為 47.9/50=0.958 英寸，大約等于 2.4 厘 米。

本例中的電容只能對它周圍 2.4 厘米范圍內的電源噪聲進行補償，即它的去耦半徑 2.4 厘米。不同的電容，諧振頻率不同，去耦半徑也不同。對于大電容，因為其諧振頻率很低， 對應的波長非常長，因而去耦半徑很大，這也是為什么我們不太關注大電容在電路板上放置 位置的原因。對于小電容，因去耦半徑很小，應盡可能的靠近需要去耦的芯片，這正是大多 數資料上都會反復強調的，小電容要盡可能近的靠近芯片放置。

8.8 電容的安裝方法

電容的擺放

對于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率， 去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍遠，最外層放置容值 最大的。但是，所有對該芯片去耦的電容都盡靠近芯片。下面的圖 14 就是一個擺放位置 的例子。本例中的電容等級大致遵循 10 倍等級關系。

還有一點要注意，在放置時， 最好均勻分布在芯片的四周，對一個容值等級都要這 樣。通常芯片在設計的時候就考慮到了電源和地引腳的排列位置，一般都是均勻分布在芯片 的四個邊上的。因此，電壓擾動在芯片的四周都存在，去耦也必須對整個芯片所在區域均 勻去耦。如果把上圖中的 680pF 電容都放在芯片的上部，由于存在去耦半徑問題，那么就 不能對芯片下部的電壓擾動很好的去耦。

電容的安裝

在安裝電容時，要從焊盤拉出一小段引出線，然后通過過孔和電源平面連接，接地端也 同樣。這樣流電容的電流回路為：電源平面->過孔->引出線->焊盤->電容->焊盤->引出>過 孔->地平面，圖 15 直觀的顯示了電流的回流路徑。

放置過孔的基本原則就是讓這一環路面積最小，進而使總的寄生電感最小。圖 16 顯示 了幾種過孔放置方法。

第一種方法從焊盤引出很長的引出線然后連接過孔，這會引入很大的寄生電感，一定要 避免這樣做，這時最糟糕的安裝方式。

第二種方法在焊盤的兩個端點緊鄰焊盤打孔，比第一種方法路面積小得多，寄生電感也 較小，可以接受。

第三種在焊盤側面打孔，進一步小了回路面積，寄生電感比第二種更小，是比較好的 方法。

第四種在焊盤兩側都打孔，和第三種方法相比，相當于電容一端都是通過過孔的并聯接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，盡用這種方法。

最后一種方法在焊盤上直接打孔，寄生電感最小，但是焊接是可能會出現問題，是否使 用要看加工能力和方式。

推薦使用第三種和第四種方法。

需要強調一點：有些工程師為了節省空間，有時讓多個電容使用公共過孔。任何情況下都不 要這樣做。最好想辦法優化電容組合的設計，少電容數。

由于印制線越寬，電感越小，從焊盤到過孔的引出線盡加寬，如果可能，盡和焊盤 寬度相同。這樣即使是 0402 封裝的電容，你也可以使用 20mil 寬的引出線。引出線和過 孔安裝如圖 17 所示，注意圖中的各種尺寸。

對于大尺寸的電容，比如板級濾波所用的鉭電容，推薦用圖 18 中的安裝方法。

9 結束語

電源系統去耦設計要把引腳去耦和電源平面去耦結合使用已達到最優設計。時鐘、 PLL、 DLL 等去耦設計要使用引腳去耦，必要時還要加濾波網絡，模擬電源部分還要使用磁珠等進 行濾波。針對具體應用選擇退耦電容的方法也很流行，如在電路板上發現某個頻率的干擾較 大，就要專門針對這一頻率選擇合適的電容，改進系統設計。總之，電源系統的設計和具體 應用密切相關，不存在放之四海皆準的具體方案。關鍵是掌握基本的設計方法，具體情況具 體分析，才能很好的解決電源去耦問題。

原文標題：電源完整性設計的8大總結[20220506]

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審核編輯：湯梓紅