據Yole介紹，在貿易戰緊張局勢和 Covid-19 大流行中，獨立內存市場在過去兩年中一直在擴大。2020 年和 2021 年的收入分別增長了 15% 和 32%。如此顯著的增長得益于大多數細分市場的生產受限和強勁的需求增長。大流行推動了筆記本電腦和服務器的需求，同時暫時減少了智能手機和汽車的需求。

Yole同時指出，污染未來幾個季度仍將面臨全球挑戰。其中包括封鎖、半導體短缺和地緣政治緊張局勢。鎧俠和西部數據的晶圓廠也出現了化學污染問題也將繼續對內存業務產生影響。

然而，預計需求將保持頑強的彈性。因此，內存業務的前景似乎一片光明。動態隨機存取存儲器 （DRAM） 預計將增長到1180億美元，增長 25%。NAND 閃存將在 2022 年達到830億美元，增長 24%。這些都是歷史記錄。

從長遠來看，獨立內存市場將繼續擴張，2021-2027 年的復合年增長率 （CAGR21-27） 為 8%，并有望在 2027 年增長超過2600億美元。但是，Yole強調，周期性仍然存在。

值得注意的是，NOR 閃存市場在 2021 年強勁復蘇。收入增長至35億美元，增長 43%。這是由于緊張的市場條件給價格帶來了上行壓力。需求顯著增長是由多種應用推動的，包括消費者和物聯網 （IoT）、汽車、電信和基礎設施。

混合鍵合、EUV 光刻和 3D DRAM 等新技術解決方案將實現持續的密度擴展和性能增長

2022 年是 NAND 閃存發明 35 周年，這項技術極大地改變了人類存儲和使用數字信息的方式。

自 1987 年以來，NAND 設備的位密度和每比特成本一直在以不懈的速度發展。為了維持如此顯著的規模，正在大力研究新技術解決方案，包括互補金屬氧化物半導體 （CMOS） 鍵合陣列 （CBA） 架構，例如長江存儲技術公司 （YMTC） XtackingTM 方法。如今，所有內存制造商都在使用混合鍵合設備進行研發。鎧俠和三星等主要供應商正在其 NAND 路線圖中引入晶圓對晶圓鍵合。

在 DRAM 業務中，目前的共識是平面縮放——即使是通過極紫外光刻 （EUV） 工藝——也不足以為整個未來十年提供所需的位密度改進。

因此，主要設備供應商和領先的 DRAM 制造商正在考慮將單片 3D DRAM（相當于 3D NAND 的 DRAM）作為長期擴展的潛在解決方案。我們相信，這種新穎的 3D 技術可以在 2029-2030 年期間進入市場。在此之前，我們預計混合鍵合系統可能會開始滲透 DRAM 設備市場，用于制造 3D 堆疊 DRAM，例如高帶寬內存 （HBM），可能從 HBM3+ 一代開始。

國產內存產能提升為OSAT廠商開啟新商機

中國存儲器的努力已縮小到兩個最有前途的參與者，即 NAND 的 YMTC 和 DRAM 的長鑫存儲技術 （CXMT），它們得到了蓬勃發展的半導體生態系統的支持。長江存儲目前在國內小批量出貨 32 層 （32L） 和 64L NAND，包括 SSD，早期 128L 的生產正在進行中，主要針對低端智能手機應用。據Yole預測，長江存儲有潛力在 2027 年之前達到 10% 以上的 NAND 晶圓產量份額。長鑫存儲在未來五年內與現有企業的競爭差距可能會減半。這將是一個相當大的成就。

Yole表示，長江存儲和長鑫存儲在組裝和封裝方面沒有內部經驗，必須使用外包半導體組裝和測試 （OSAT） 公司，從而創造一個重大的商機，未來五年價值可能超過 11億美元美元。

NAND Flash何去何從？3D FeFET將擔當重任！

幾十年來，NAND-Flash 一直是低成本和大密度數據存儲應用的主要技術。這種非易失性存儲器存在于所有主要的電子終端市場，例如智能手機、服務器、PC、平板電腦和 USB 驅動器。在傳統的計算機內存層次結構中，NAND-Flash 位于離中央處理器 （CPU） 最遠的位置，與靜態隨機存取存儲器 （SRAM） 和動態 RAM（動態隨機存取存儲器）相比，它相對便宜、速度慢且密集。

閃存領域的重要性體現在其在全球半導體資本支出（capex） 中的可觀份額，數據顯示，其約占了整個半導體市場支出的三分之一。它的成功與其不斷擴展存儲密度和成本的能力有關——這是 NAND 閃存技術發展的主要驅動力。大約每兩年，NAND-Flash 行業就能夠大幅提高位存儲密度，以增加 Gbit/mm 2表示。

在此過程中，行業也已經引入了多項技術創新來保持這一趨勢線。直到最近，NAND 閃存單元都以平面配置排列，使用浮柵晶體管為他們的記憶操作。浮柵晶體管由兩個柵極組成：浮柵和控制柵。浮柵與晶體管結構的其余部分隔離，通常由多晶硅制成。控制門是“普通”晶體管門。存儲單元的寫入是通過向控制柵極施加脈沖來完成的，該脈沖基于隧道機制迫使電子進入（或離開）浮柵。電荷的存在（或不存在）會改變晶體管的閾值電壓，這種變化稱為內存窗口（memory window）。因此，信息被編碼在浮柵晶體管的閾值電壓中，并通過測量漏極電流來完成讀取。存儲在隔離柵極中的電荷長時間保持不變，使存儲器具有非易失性特性。

圖 1：浮柵單元的示意圖。

20 多年來，浮柵一直是 2D-NAND 的常用方法，盡管其結構相當復雜，但仍可提供可靠的操作。通過減小浮柵單元的尺寸，可以提高位存儲密度。然而，2D-NAND 縮放在大約 15nm 半間距處（half pitch）飽和，主要是因為陣列可靠性和靜電干擾問題 。

走向 3D 以降低每比特成本

位存儲密度的進一步增加是通過向三維過渡——而不是通過堆疊類似 2D-NAND 的層來實現的，因為這樣做所需的工藝步驟數量會大大增加成本。“真正的” 3D-NAND背后的基本思想是堆疊單元以形成垂直串，從而達到更高的單位面積密度。在這種配置中，單元仍然由水平字線尋址。

最常見的制造方法，即環柵 （GAA） 垂直溝道方法，從生長氧化物/（犧牲）氮化物（字線）層堆疊開始。接下來，使用先進的干法蝕刻工具通過堆疊向下鉆取圓柱形孔。沿孔的側壁沉積隧道和俘獲層。為了完成這個“punch和plug”的過程，在孔內沉積一個薄的多晶硅通道，然后是一個核心填充物，形成一個類似通心粉的結構。在下一步中，去除氮化物并用字線金屬代替。在這些 GAA 結構中，圓柱形柵極環繞通道結構，這增強了載流子注入捕獲層的能力——從而擴大了編程/擦除窗口。

圖 2：典型 的3D-NAND-Flash 結構的表示（BL=bit line; WP=word plate; BSP=bottom select plate; SP=source plate; TSL=top select line）。

通過添加更多層而不是縮小特征尺寸，NAND-Flash 行業放棄了傳統的縮放方式。第一個商用 3D-NAND 產品于 2013 年推出，堆棧數為 24 個字線層 （128Gb）。根據供應商的不同，存在結構上的變化，以不同的名稱（例如 V-NAND 和 BICS）而聞名。因此，3D-NAND 是第一個也是（迄今為止）唯一將真正的 3D 產品推向市場的技術。在接下來的幾年中，為了保持位密度縮放趨勢線，供應商已經將更多的層疊加在一起。最近，一些主要廠商推出了基于 176 層 3D-NAND 的產品，預計這種增加層數的趨勢將在未來幾年持續下去。

在此過程中，已經實施了額外的創新，以促進具有挑戰性的 3D 工藝或允許進一步增加位密度。后者的一個例子是每個單元增加多達4 位的數量，這是 NAND 閃存技術的真正資產。例如，對于 4 位，多電平單元在每個單獨的晶體管中使用 16 個離散電荷電平，這由足夠大的內存窗口啟用。

另一個值得注意的創新是用電荷陷阱單元（ charge trap cell）代替浮柵單元，這涉及更簡化的工藝流程。兩種電池類型的工作原理相對相似，但在電荷捕獲電池中，捕獲層是絕緣體——通常是氮化硅——它在相鄰電池之間提供的靜電干擾較小。這個電荷陷阱單元現在是大多數 3D-NAND 結構的基礎。

提高位存儲密度

為了維持 NAND-Flash 路線圖，一些主要廠商最近宣布將層數進一步增加到 500 層或更多。按照趨勢線，這個數字將在未來十年內增加到 1，000。增加層數會帶來更高的處理復雜性，它會挑戰沉積和蝕刻工藝，并導致應力在層內積聚。為了應對其中的一些挑戰，NAND-Flash 制造商最近開始將層數分成兩（或更多）層，并將單獨處理的層堆疊在一起。

然而，人們越來越擔心如果沒有重大創新，這種演變將逐漸降低 NAND-Flash 存儲產品的成本效率。層數的增加需要對高度先進的沉積和蝕刻工具進行投資。堆疊多層的趨勢將顯著增加掩模數量，以及處理步驟和時間的數量。它還可能導致存儲路線圖放緩，直到 2030 年 1，000 層的堆棧才可用。

隨著層數的增加，由于圖案化和應力原因，存在縮小層厚度和控制堆疊高度的壓力。這種z 間距縮放涉及降低堆疊中涉及的所有材料的高度，包括字線金屬和氧化物，每種材料都會帶來特定的挑戰。

Z-pitch 縮放也可能通過 xy 尺寸的進一步減小來補充。這將需要對存儲單元進行重大創新，而在 3D-NAND 開發的這些年中，這種創新一直保持不變。因此，行業正在探索新材料和單元架構作為當今 GAA NAND 閃存單元的替代品。一個值得注意的發展是溝槽式架構連接晶體管。

在這種架構中，存儲單元不再是圓形的。它們是在溝槽的側壁上實現的，在溝槽的兩端有兩個晶體管，這顯著增加了位密度。從操作的角度來看，與圓形 GAA NAND-Flash 單元相比，此溝槽單元類似于平面單元單元（直立放置）。雖然它在電氣特性（例如編程/擦除窗口）方面有輕微的損失，但與“GAA”單元相比，溝槽狀配置中的單位單元面積在 xy 方向上可以減小。因此，溝槽單元被提出作為下一代 NAND-Flash 單元架構——有望將 xy 間距從今天的 140nm（有效）減小到約 30nm。

圖 3：（頂部）Gate-all-around 與（底部）溝槽 NAND-Flash 單元架構。

在更遙遠的未來，我們預計將需要更多顛覆性的“后 NAND”創新（例如 imec 的基于液體的概念）來延續密度縮放趨勢并進入太比特/mm 2時代。

憑借在 2D 和 3D-NAND-Flash 技術開發方面的長期記錄，imec 的部分存儲研發活動專注于繼續傳統的 GAA 3D-NAND-Flash 擴展路線圖。通過建模和實驗，該團隊探索了基本 3D-NAND 單元的創新，以進一步減小 xyz 尺寸。通過建模和仿真工作，他們研究了引入新材料和架構對 NAND 閃存單元的電氣性能的影響。建模還使團隊能夠增強基本理解，并識別和緩解 3D-NAND-Flash 單元擴展障礙。實驗工作圍繞具有有限層數的測試車輛構建（通常為 3 到 5 個，高度 300nm），與研究縮放對電存儲單元指標的影響有關。

對最近的見解和成就的看法

NAND-Flash 層堆棧的 z-shrink 涉及擠壓用于創建字線層的材料，包括字線金屬。目前，商用 3D-NAND 產品中的垂直字線間距介于 50 到 60 納米之間，鎢 （W） 是首選的字線金屬。它還充當 NAND 閃存單元的柵電極，并通過替代金屬柵極工藝集成在堆棧中。減小字線金屬厚度會帶來不必要的電阻率增加，這會增加電阻-電容 （RC） 延遲并減慢存取時間。

因此，Imec 正在尋找替代金屬例如Ru和（barrierless）Mo，在小尺寸下可能具有較低的電阻率。在 2021 年 IEEE VLSI 技術和電路研討會 （VLSI 2021） 上，該團隊展示了將 Ru 和 Mo 字線的電阻率和存儲特性提高到創紀錄的40nm 字線間距。

圖 4：集成在 5 層 3D-NAND 中的 Mo 的 TEM 橫截面，字線按比例縮小至 40nm 間距。

該團隊還在探索電荷陷阱層、隧道電介質和金屬柵疊層的替代材料，并正在研究它們對存儲器性能的影響。例如，他們研究了高功函數金屬與薄的高 k 襯墊相結合如何改善 3D-NAND 擦除操作。

在當今的 GAA 3D-NAND-Flash 結構中，通道材料使用的是多晶硅。將多晶硅材料沉積在貫穿材料疊層的“plug”中被認為是制造器件的最具成本效益的方法。但隨著層數的增加，固有缺陷豐富的多晶硅通道會降低器件的讀取電流。

因此，Imec 探索了通過引入替代通道材料或提高多晶硅通道質量來提高通道遷移率的方法。在 2021 年 IEEE 國際電子器件會議 （IEDM 2021） 上，該團隊展示了在 3D 測試結構中使用金屬誘導橫向結晶 （MILC） 來提高多晶硅通道質量的結果。MILC 是一個過程，在該過程中，非晶硅在相對較低的溫度下轉變為晶態，由鎳等金屬的存在催化。

例如，建模工作的重點是了解電荷陷阱層閃存的非理想編程效率。這種低效率反映在增量步進脈沖編程 （ISPP） 曲線的斜率中，導致所需的編程電壓更高。該團隊最近對這種鮮為人知的現象有了更好的了解。

在 IEDM 2021 上，研究人員概述了對 ISPP 斜率的不同貢獻，并提出了緩解方法，例如，通過在電荷陷阱層單元內使用高 k 電介質。

圖 5：載流子注入 （inj）、逃逸 （esc） 因素和陷阱填充對 ISPP 曲線（頂部）和斜率（底部）的貢獻 。

其他建模工作側重于引入新材料和架構（例如溝槽單元）對層堆疊內的機械應力的影響。眾所周知，機械應力會在 3D-NAND-Flash 結構中引入晶圓翹曲、局部圖案變形和裂縫。在 2021 年 IEEE 國際互連技術會議 （IITC 2021） 上，imec 提出了一種有限元建模 （FEM） 方法，該方法可用于評估和減輕未來 3D-NAND 存儲器制造中的晶圓翹曲，而無需通過實驗構建 》100層堆棧。

如今，3D-NAND-Flash 技術用于高密度、低成本的數據密集型存儲應用，例如固態驅動器。但該技術正越來越多地進入其他細分市場，尤其是低延遲存儲領域。在這里，它可以潛在地服務于需要比傳統 NAND 閃存更快的讀取訪問時間的一系列存儲應用程序，例如數據庫查找表等應用程序。這種更快的 NAND-Flash 變體將進入存儲類內存 （SCM） 空間，這將有助于縮小快速、易失性 DRAM 和慢速、非易失性 3D-NAND-Flash 之間的差距。

與傳統的高密度 3D-NAND-Flash 相比，低延遲存儲應用需要更短的讀取訪問時間。有幾條路線可以使這成為可能。一種方法是恢復為單位存儲單元。這主要將程序速度（~30us）提高到接近讀取速度（~10us）。設計空間的進一步優化可能涉及減少字線長度或改變 RC 延遲參數。通過這些措施和其他措施，NAND-Flash 技術有望以10μs 左右的讀取訪問時間進入低延遲存儲市場。

低延遲存儲：FeFET 的主要作用

從長遠來看，鐵電存儲器有望發揮這一作用——尤其是基于3D 鐵電場效應晶體管（3D-FeFET） 的存儲器。預計 3D-FeFET 在速度方面將優于 3D-NAND-Flash，使其成為低延遲存儲的理想選擇。

圖 6：數據存儲路線圖上的 imec 視圖。

eFET 的架構類似于傳統的 n 溝道 MOS 晶體管，其中柵極電介質已被鐵電材料（例如正交晶相的 HfO 2 ）取代。鐵電體可以處于兩種電極化狀態，這可以通過向晶體管柵極施加脈沖來提供的外部電場反轉。去除場后，它們保持其極化狀態，使材料具有非易失性特性。柵極絕緣體的兩個穩定的剩余極化狀態會改變晶體管的閾值電壓。二進制狀態因此被編碼在晶體管的閾值電壓中。FeFET的工作原理內存與 NAND-Flash 非常相似：通過向晶體管柵極施加脈沖來完成對存儲單元的寫入，通過測量漏極電流來執行讀取。

就像 NAND-Flash 一樣，FeFET 可以通過使用類似 3D-NAND 的制造流程以真正的 3D 方式制造 。為了構建3D-FeFET，類溝槽結構優于 GAA 結構，因為 FeFET 不會受益于圓形電荷載流子注入。

盡管仍處于研發的早期階段，但與 3D-NAND 相比，3D-FeFET 有望呈現出一些顯著的優勢。它們更易于處理，消耗更少的功率，并且可以在更低的電壓下運行，這有利于它們的可靠性。此外，幾微秒級的讀寫訪問時間是可行的，這使得它們成為未來低延遲應用的 3D-NAND 的有吸引力的替代品。

Imec 正在解決與 3D-FeFET 的加工、表征和可靠性相關的主要挑戰。研究人員正在探索可能的最佳架構、材料組合和內存操作方案（例如編程/擦除方案），以優化低延遲存儲應用的 3D-FeFET。要進入 SCM 空間（的 NAND 端），速度和循環耐久性（或失敗前的編程/擦除循環數）是最關鍵的參數。雖然 3D-NAND 的循環壽命限制在 10 5左右，但該團隊正在努力實現 3D-FeFET 的 10 7循環壽命。這已經可以在平面 FeFET 架構中得到證明。預計更高的循環耐久性會伴隨著密度和保持力的輕微損失。

改善循環和速度的一種方法是優化通道材料。就像在 NAND 中一樣，今天的 FeFET 通道是由多晶硅組成的。但這種材料對 FeFET 的操作提出了挑戰。與鐵電 HfO 2的結合會刺激界面氧化層的再生長，從而對電荷載流子產生不希望的俘獲效應，并降低存儲器的編程/擦除循環性能。除了研究緩解策略外，imec 還探索了替代通道材料，包括氧化物半導體。這些通道材料應具有低熱預算以保持 HfO 2（或其他鐵電層）的正交相。

圖 7：（頂部）應用 100ns 編程/擦除脈沖后的存儲器窗口；（底部）在編程和擦除之后隨著循環的閾值電壓 VT 的演變。

HfO 2的斜方晶相可以通過使用摻雜劑、應變和退火的最佳組合來穩定。今天，主要使用 Si 作為摻雜原子，因為即使在更高的熱預算下它也可以保持正交相。imec 團隊還研究替代摻雜劑和摻雜條件，并探索除 HfO 2之外的其他鐵電材料。

對于架構，imec 積極追求3D 溝槽架構，已經展示了第一個測試設備。

雖然幾十年來NAND-Flash主要針對高密度存儲應用，但我們現在也看到了該技術的更快變體——針對低延遲存儲。對于后一種應用，imec 認為3D-FeFET在未來將發揮重要作用。對于 NAND 和 FeFET，imec 探索新材料和單元架構，并研究它們對內存性能的影響。此外，該團隊正在更深入地了解主要的可靠性下降機制。雖然 3D-NAND-Flash 的創新旨在延續高密度存儲路線圖，但 imec 為 3D-FeFET 為其未來在低延遲存儲市場中的角色做好準備。

3D堆疊成為DRAM新未來

一般來說，計算機中的 DRAM 存儲單元由單個晶體管和單個電容器制成，即所謂的 1T1C 設計。這種存儲單元在寫入時打開晶體管，電荷被推入電容器 （1） 或從電容器 （0） 去除；讀取時則會提取并度量電荷。該系統速度超級快，價格便宜，并且功耗很小，但它也有一些缺點。

DRAM作為一種易失性的、基于電容的、破壞性讀取形式的存儲器，在讀取的時候會消耗電容器的電量，因此讀取就要將該位寫回到內存中。即使不進行讀取，電荷最終也會通過晶體管從電容器中泄漏出來，從而隨著時間的流逝而失去其明確定義的充電狀態。雖然定期刷新可以保持數據，但這也意味著需要讀取存儲器的內容并將其重新寫回。

為了讓DRAM更好地滿足未來市場需求，業界也在不斷地尋找新技術來突破目前的瓶頸，3D DRAM正是其中一個主流的技術方向。

據了解，3D DRAM是將存儲單元（Cell）堆疊至邏輯單元上方以實現在單位晶圓面積上產出上更多的產量，從這方面來說，3D DRAM 可以有效解決平面DRAM最重要也最艱難的挑戰，那就是儲存電容的高深寬比。儲存電容的深寬比通常會隨著組件工藝微縮而呈倍數增加，也就是說，平面DRAM的工藝微縮會越來越困難。

除了片晶圓的裸晶產出量增加外，使用3D堆棧技術也能因為可重復使用儲存電容而有效降低 DRAM的單位成本。因此，可以認為DRAM從2D架構轉向3D架構是未來的主要趨勢之一。

當前在存儲器市場，能和DRAM“分庭抗禮”的NAND Flash早在2015年就已步入3D堆疊，并開始朝著100+層堆疊過渡，然而DRAM市場卻仍處于探索階段，為了使3D DRAM能夠早日普及并量產，各大廠商和研究院所也在努力尋找突破技術。

HBM（High Bandwidth Memory，高帶寬存儲器）技術可以說是DRAM從傳統2D向立體3D發展的主要代表產品，開啟了DRAM 3D化道路。它主要是通過硅通孔（Through Silicon Via， 簡稱“TSV”）技術進行芯片堆疊，以增加吞吐量并克服單一封裝內帶寬的限制，將數個DRAM裸片垂直堆疊，裸片之間用TVS技術連接。從技術角度看，HBM充分利用空間、縮小面積，正契合半導體行業小型化、集成化的發展趨勢，并且突破了內存容量與帶寬瓶頸，被視為新一代DRAM解決方案。

除了HBM外，研究者們也開始在無電容技術方面下功夫，試圖借此解決目前的難題。其實關于無電容，早有Dynamic Flash Memory、VLT技術、Z-RAM等技術出現，但日前，美國和比利時的獨立研究小組IMEC在2021 IEDM 上展示了一款全新的無電容器 DRAM，這種新型的DRAM基于 IGZO（indium-gallium-zinc-oxide）可以完全兼容 300mm BEOL （back-end-of-line），并具有》103s保留和無限 （》1011） 耐久性。

據介紹，這些結果是研究人員在為單個 IGZO 晶體管選擇最佳集成方案后獲得的，而這個最佳集成方案就是具有掩埋氧隧道和自對準接觸的后柵極集成方案。使用這種架構后，IGZO TFT（thin-film transistors）的柵極長度可以縮小到前所未有的 14nm，同時仍然保持大于100s的保留。通過EOT（equivalent oxide thickness）縮放控制閾值電壓 （Vt ）、改善接觸電阻和減小IGZO層厚度，可以進一步優化小柵極長度下的保持率。當后者的厚度減小到 5nm 時，甚至可以省略O2 中的氧隧道和退火步驟，從而大大簡化了集成方法。

其實，在2020 IEDM上，imec就首次展示過這種無電容DRAM，并在當時掀起了一陣熱議。2020年消息顯示，當時這款DRAM包括兩個IGZO-TFTs并且沒有存儲電容，而這種2T0C（2晶體管0電容）DRAM架構還有望克服經典1T1C）（1晶體管1電容）DRAM 密度縮放的關鍵障礙，即小單元中 Si 晶體管的大截止電流尺寸，以及存儲電容器消耗的大面積。但在去年的“概念性”演示中，IGZO TFT 并未針對最大保留率進行優化，并且缺少對耐久性（即故障前的讀/寫循環次數）的評估。而今年這款無電容DRAM顯然在去年的基礎上進行了改進，保留率和耐久性都有了提高。

總的來說，今年新推出的新型DRAM 通過對基于 IGZO 的 DRAM架構和集成的改進，使2T0C DRAM 存儲器具有》103保留、無限耐久性和柵極長度縮小至 14nm。更重要的是，這些突破性的成果都使得無電容IGZO-DRAM 成為實現高密度 3D DRAM 存儲器的合適候選者。