嵌入式 FPGA （eFPGA） 技術(shù)并不是一個新概念。事實(shí)上，它已經(jīng)以各種形式實(shí)施了幾十年。那么，為什么它會突然受到如此多的關(guān)注呢？答案在于半導(dǎo)體行業(yè)內(nèi)兩個基本經(jīng)濟(jì)趨勢的交匯處。

首先，每一代新工藝的開發(fā)成本都在急劇上升。這些是由抽象設(shè)計(jì)本身以及這些設(shè)計(jì)在實(shí)際 SoC 設(shè)備中的物理實(shí)現(xiàn)日益復(fù)雜的驅(qū)動，包括軟件工具、工程時間和掩模成本等項(xiàng)目。

其次（反之亦然），這些設(shè)備中每單位功能的成本一直在下降。例如，二十或三十年前，F(xiàn)PGA 門相對昂貴，因此 FPGA 設(shè)備傾向于用于原型設(shè)計(jì)和預(yù)生產(chǎn)，而不是大批量生產(chǎn)應(yīng)用。嘗試將 FPGA 門添加到 ASIC 通常會增加整體裸片尺寸和復(fù)雜性，以至于新的混合設(shè)備變得過于昂貴而無法實(shí)用?，F(xiàn)在這不再是真的了。

相反，SoC 設(shè)計(jì)中涉及的高成本增加了與沒有完全正確的產(chǎn)品來滿足特定市場需求相關(guān)的風(fēng)險，而 FPGA 門的成本相對較低意味著嵌入 FPGA 技術(shù)可以獲得一定程度的設(shè)計(jì)靈活性（從而降低市場風(fēng)險）具有經(jīng)濟(jì)意義。

eFPGA 技術(shù)的優(yōu)勢

然而，除了解決這兩個主要經(jīng)濟(jì)趨勢帶來的挑戰(zhàn)之外，基于 eFPGA 的設(shè)計(jì)方法還提供了許多其他潛在的好處。例如，通過將 eFPGA IP 放置在與 SoC 中的其他功能塊相同的硅片上，它可以與設(shè)計(jì)的其余部分具有低功耗、低延遲、非常高的帶寬連接。結(jié)果是，與 ASIC 加分立 FPGA 解決方案相比，具有嵌入式 FPGA 塊的 ASIC 可以具有更低的功耗、更高的性能、更低的成本和更少的電路板空間，同時仍保持設(shè)計(jì)靈活性。

eFPGA 的另一個優(yōu)勢是 FPGA 的可重新編程特性使設(shè)計(jì)團(tuán)隊(duì)能夠輕松地調(diào)整他們的 SoC 以適應(yīng)新的、快速變化的或在制造后略有不同的市場需求，從而延長產(chǎn)品的上市時間并增加收入、毛利率、和整體盈利能力。SoC-with-eFPGA 特別有效的例子包括快速支持新的或不斷發(fā)展的接口標(biāo)準(zhǔn)，添加新功能以快速應(yīng)對新興的競爭威脅，或以具有成本效益的方式為高度分散的市場（如互聯(lián)網(wǎng)）創(chuàng)建多種產(chǎn)品變體物聯(lián)網(wǎng) （IoT）。

最后，將 eFPGA 技術(shù)添加到 SoC 設(shè)計(jì)中可以提高整體設(shè)計(jì)性能，同時降低總功耗。某些功能在 FPGA 邏輯中實(shí)現(xiàn)的性能或功率效率更高，特別是如果它們需要像當(dāng)今大多數(shù) SoC 設(shè)計(jì)中那樣具有片上處理器的靈活性時。此外，通過采用大多數(shù)嵌入式 FPGA 技術(shù)的可重新編程方面，設(shè)計(jì)工程師可以創(chuàng)建基于硬件的解決方案，這些解決方案可以重新配置以適應(yīng)手頭的特定問題，從而進(jìn)一步提高設(shè)計(jì)性能并降低功耗。

實(shí)施注意事項(xiàng)

為了最有效地獲得嵌入 FPGA IP 的好處，設(shè)計(jì)團(tuán)隊(duì)必須考慮其 eFPGA 實(shí)施的各個方面。首先要考慮的是綜合工具與設(shè)計(jì)流程其余部分之間的集成質(zhì)量。綜合工具應(yīng)明確支持 eFPGA 架構(gòu)，并應(yīng)能夠生成優(yōu)化設(shè)計(jì)網(wǎng)表以實(shí)現(xiàn)高效設(shè)計(jì)。例如，QuickLogic 與 Mentor 合作為其 eFPGA 技術(shù)提供設(shè)計(jì)和開發(fā)環(huán)境——特別是 Mentor 的 Precision Synthesis 軟件，該軟件經(jīng)過優(yōu)化以支持公司 eFPGA IP 中使用的 QuickLogic ArcticPro 架構(gòu)。

綜合在設(shè)計(jì)過程中起著關(guān)鍵作用，因?yàn)樗鼘υO(shè)計(jì)的結(jié)果質(zhì)量 （QoR） 影響最大。QoR 指標(biāo)是多維的——它可能是頻率、面積和功率的函數(shù)，具體取決于用戶的設(shè)計(jì)要求。對于綜合工具而言，當(dāng)前支持諸如 Verilog、SystemVerilog （SV2009） 和 VHDL （VHDL-2008） 等行業(yè)標(biāo)準(zhǔn) HDL 語言以實(shí)現(xiàn)設(shè)計(jì)輸入的靈活性非常重要。而且，為了獲得最佳 QoR，綜合工具必須深入了解目標(biāo)架構(gòu)，以最佳地映射到架構(gòu)中可用的資源。

設(shè)計(jì)流程中的第二個考慮因素是 eFPGA 實(shí)現(xiàn)本身的軟件質(zhì)量，因?yàn)樗鼘⒆罱K決定 SoC 器件的效率、性能和成本。FPGA 架構(gòu)及其相關(guān)的開發(fā)工具往往會共同發(fā)展，因?yàn)槠渲幸粋€的變化可能會對另一個產(chǎn)生巨大的影響。因此，已出貨數(shù)百萬個 FPGA 并擁有數(shù)十年開發(fā)用于為數(shù)千個實(shí)際應(yīng)用中的這些設(shè)備提供設(shè)計(jì)支持的軟件經(jīng)驗(yàn)的公司更有可能提供良好的 eFPGA IP/軟件解決方案。

在某些情況下，經(jīng)驗(yàn)豐富的 FPGA 供應(yīng)商還學(xué)會了如何將 eFPGA 技術(shù)有效地集成到他們自己的 SoC 設(shè)備中，這使他們能夠通過充當(dāng)自己的技術(shù)客戶來進(jìn)一步完善他們的 eFPGA IP 產(chǎn)品。例如，QuickLogic 為可聽、可穿戴和物聯(lián)網(wǎng)應(yīng)用開發(fā)了傳感器處理 SoC（圖 1）。該設(shè)備包括 eFPGA 技術(shù)，因?yàn)樵摴玖私獾剑瑩碛锌删幊踢壿媺K可以讓他們的客戶快速實(shí)施新的傳感器處理算法和接口標(biāo)準(zhǔn)。

【圖1 | EOS S3傳感器處理平臺框圖］

作為 eFPGA 工具本身的用戶，QuickLogic 工程師很快了解了他們需要哪些工具以及如何最好地優(yōu)化 eFPGA 實(shí)現(xiàn)設(shè)計(jì)流程。在此過程中，他們遇到了各種問題并加以解決，最終創(chuàng)建了成功的 eFPGA IP 集成所需的全套工具和設(shè)計(jì)文件。

這些工具生成的一些文件包括設(shè)備包裝文件、反向注釋文件和布局?jǐn)?shù)據(jù)。設(shè)備封裝文件是一個網(wǎng)表，它定義了 eFPGA“黑盒”端口以及它們?nèi)绾芜B接到 SoC 設(shè)計(jì)的其余部分。背面注釋文件提供對設(shè)計(jì)驗(yàn)證過程至關(guān)重要的庫和時序信息。布局?jǐn)?shù)據(jù)包括設(shè)計(jì)團(tuán)隊(duì)可用于實(shí)例化物理設(shè)計(jì)塊的物理布局信息。

eFPGA 在人工智能、物聯(lián)網(wǎng)、安全和其他應(yīng)用中的用途

SoC 顯然用于廣泛的應(yīng)用，添加嵌入式 FPGA 技術(shù)只會擴(kuò)展?jié)撛诘挠美?。但是，在一些?yīng)用示例中，采用 eFPGA 的 SoC 解決方案提供了優(yōu)于傳統(tǒng) SoC 的顯著優(yōu)勢。

我們已經(jīng)回顧了傳感器處理，其中 EOS S3 SoC 的嵌入式 FPGA 部分可以實(shí)現(xiàn)快速傳感器算法和接口更新，而無需流片新版本的設(shè)備。與基于云的人工智能相關(guān)的語音處理是人機(jī)交互的下一個重要步驟，它能夠?yàn)橹С帧爸悄軗P(yáng)聲器”產(chǎn)品（如亞馬遜的 Alexa）的生態(tài)系統(tǒng)快速輕松地添加新的觸發(fā)詞。

高度分散的物聯(lián)網(wǎng)市場是 eFPGA 技術(shù)可以提供實(shí)質(zhì)性好處的另一個很好的例子。整體市場是巨大的，但很少有個別應(yīng)用程序本身會有大量的市場需求。因此，對于 SoC 設(shè)計(jì)人員來說，采用基于平臺的方法是有意義的，他們的“基礎(chǔ)”設(shè)備可以實(shí)現(xiàn)每個應(yīng)用程序共有的所有功能。然后，eFPGA 技術(shù)可用于快速且經(jīng)濟(jì)高效地創(chuàng)建多種產(chǎn)品變體，以滿足特定應(yīng)用的需求。也可以解決突然出現(xiàn)的新應(yīng)用，而無需花費(fèi)與重新設(shè)計(jì) ASIC 相關(guān)的時間和成本。

包括大數(shù)據(jù)和深度學(xué)習(xí)在內(nèi)的幾乎所有機(jī)器學(xué)習(xí)應(yīng)用程序都可以利用大多數(shù) eFPGA 解決方案提供的可重構(gòu)特性。eFPGA 模塊中的硬件可以根據(jù)需要進(jìn)行配置，然后重新配置，以經(jīng)濟(jì)高效地解決當(dāng)今計(jì)算機(jī)解決的一些最復(fù)雜的問題。

另一個很好的例子，也是現(xiàn)在特別相關(guān)的一個例子，是需要不斷更新基于硬件的安全算法。隨著新的安全漏洞或漏洞被發(fā)現(xiàn)，提供更新的防御性解決方案變得至關(guān)重要——非常適合 SoC 中的 eFPGA 硬件。

eFPGA 技術(shù)的未來

鑒于開發(fā)和單位成本趨勢將使嵌入式 FPGA 技術(shù)對 SoC 設(shè)計(jì)團(tuán)隊(duì)更具吸引力，eFPGA IP 的未來非常光明。然而，與每一項(xiàng)復(fù)雜的技術(shù)一樣，也存在一些挑戰(zhàn)。其中之一是，一種尺寸并不適合所有情況，eFPGA IP 架構(gòu)、尺寸和技術(shù)以及跨不同代工廠和工藝節(jié)點(diǎn)的 SoC 實(shí)現(xiàn)有很多很多可能的組合。還存在與需要不同數(shù)量的金屬層、管理時鐘域邊界以及協(xié)調(diào)不同的電源管理方案相關(guān)的潛在集成問題。

盡管 eFPGA 技術(shù)已經(jīng)以各種形式出現(xiàn)已經(jīng)有一段時間了，但市場才剛剛從早期采用階段進(jìn)入主流階段。這種趨勢只會在短期內(nèi)加速。示例應(yīng)用程序和最終產(chǎn)品變得越來越容易找到，范圍從移動設(shè)備、可聽設(shè)備、可穿戴設(shè)備和物聯(lián)網(wǎng)到大數(shù)據(jù)和通信中心，再到可重新配置的計(jì)算平臺，再到基于云的人工智能。

然而，只有將可編程邏輯有效地集成到 SoC 中，eFPGA 技術(shù)才會成功。這需要技術(shù)、架構(gòu)和軟件工具的正確組合，以便開發(fā)團(tuán)隊(duì)擁有完整且有效的設(shè)計(jì)流程，使他們能夠無縫地從概念到工作芯片，再到制造后的市場調(diào)整和準(zhǔn)備發(fā)貨的產(chǎn)品。

審核編輯：郭婷