大家好!今天的感恩月主題我們請來了PI和SI領域的專家蔣修國來跟我們談一談串擾的問題。廢話不多說，趕緊跟小編一起來看看感恩月有史以來最長的干貨文章，建議先收藏后反復閱讀。

串擾是怎么產生的

隨著技術的飛速發展，電子產品的而尺寸越來越小，數據的傳輸速度卻越來越高。普通消費類電子產品的PCB電路板很多至少是四層、六層甚至更多層。當信號沿傳輸線傳播時，信號路徑和返回路徑之間將產生電力線，圍繞在信號路徑周圍就會產生非常豐富的電磁場。這些延伸出去的場也稱為邊緣場，邊緣場將會通過互容與互感轉化為另一條傳輸線上的能量。而串擾的本質，其實就是傳輸線之間的互容與互感。

串擾可以分成兩部分，一部分與信號傳輸方向相同，傳至接收端方向，我們把它叫做遠端串擾或者前向串擾。另一部分與信號傳輸方向相反，傳至發送端方向，我們把它叫做近端串擾或者后向串擾。

近端串擾和遠端串擾是由傳輸線的物理結構而決定的，顯然在信號的傳遞過程中近端會首先受到干擾，并且持續的時間比較長，達到傳輸線的2倍;遠端串擾需要經過一段傳輸線的延時之后才會受到干擾。下圖是我們通過仿真獲得的近端串擾和遠端串擾的波形圖。

近端串擾和遠端串擾波形

串擾與哪些因素有關?

知道了串擾是怎么產生的，我們就可以明白哪些設計會影響串擾。影響串擾的設計因素主要有以下幾個方面：

1.線間距：信號路徑之間的距離越近，串擾越明顯，隨著線間距的增大，無論是近端還是遠端串擾都將減小，當線間距大于等于線寬的3倍時串擾已經很小。三倍線寬是工程師們信心的來源，在三倍線寬條件下，串擾基本可以忽略。

2.信號變化程度：信號瞬間變化會帶來明顯磁場效應。信號的上升沿/下降沿越陡峭，串擾越明顯。

3.介質層厚度：這里的介質厚度是指信號到參考層距離。介質層厚度的變化會導致串擾的變化。一般情況下，介質層厚度越小，串擾越小。

串擾的指標

傳統電子產品設計中，很少對串擾有明確的要求，一般只是籠統的對噪聲有一個要求，比如噪聲不要超過信號幅度的3%、5%、10%等等。這是最直接的，但是很多時候，直接分析噪聲幅度工程師們無法分析這些噪聲來自于哪里。隨著技術的發展，各類接口總線的速率越來越高，同時，設計的要求也變得越來越多，比如很多總線中對串擾就有明確的要求，不僅僅有頻域的噪聲要求，還會有時域的要求。下圖是PCIe5.0規范對近端串擾和遠端串擾的定義：

PCIe5.0近端串擾和遠端串擾定義

下圖是PCIe5.0規范對近端串擾和遠端串擾集成串擾噪聲的計算公式：

PCIe5.0 ICN計算公式

下圖是PCIe5.0規范對近端串擾和遠端串擾的要求：

PCIe5.0 近端串擾和遠端串擾的要求

既然串擾總線中對串擾有明確的要求，那么就需要在產品設計中特意的去優化設計并減小串擾。如何減小串擾有很多現成的經驗法則，但是每一條經驗法則都有其特定的應用場景，比如一個非常小的電子產品，布線設計原本就很擁擠，這個時候就不能再要求設計工程師在布線設計時滿足信號傳輸線距離其它的傳輸線達到3H原則(H是指傳輸線到參考層的距離)。一般建議工程師針對當前狀況，結合規范和系統的要求對設計進行仿真。

下面就一起跟著專家一起看看如何進行串擾的仿真!

如何仿真串擾?

在分析串擾時，仿真是一種常用的手段。串擾的仿真又分為定性的仿真分析和定量的仿真分析。定性仿真分析主要是針對某一個特定的拓撲結構，分析某一因素或者某幾個因素對串擾大小的影響，分析的是變化的趨勢。定量仿真分析，就是針對特定的物理結構、模型以及激勵源等分析串擾的大小以及對受害端的影響。

串擾仿真簡化的拓撲結構如下圖所示：

串擾仿真拓撲結構

前面介紹了串擾與傳輸線耦合間距、激勵源的上升時間、信號到參考層的距離有關系。下面以串擾與傳輸線的耦合間距的關系為例進行仿真，搭建仿真拓撲結構如下圖所示：

串擾批量仿真拓撲結構

運行仿真后獲得遠端串擾和近端串擾的波形曲線，如下圖所示：

左圖為近端串擾，右圖為遠端串擾。

左圖為近端串擾，右圖為遠端串擾。使用微帶線時，隨著傳輸線的耦合間距增加，不管是近端串擾還是遠端串擾，幅值都在變小。

針對其它影響的因素，大家可以按照此方式進行仿真對比。

這是原理圖的串擾仿真，原理圖的仿真有利于研究某些特定的現象，通過原理圖的仿真也可以給設計工程師提供設計的規則，避免一些設計錯誤。原理圖仿真并不能完全解決PCB設計中可能遇到的問題，因為信號的干擾不僅僅來自于同一平面，還來自與不同層的相互干擾，特別是當相鄰層都有布線以及過孔密集區域，串擾的問題也可能會非常的嚴重。

分析PCB的串擾特性，可以使用電磁場分析軟件，比如SIPro、Momentum或者EMPro獲取S參數，因為S參數中包含了傳輸線每一個端口的串擾信息，通過S參數就可以分析到PCB的串擾大小。

以一對差分傳輸線為例，如下圖所示，顯然P1 P4為遠端串擾，P1 P3為近端串擾。

PCB傳輸線結構

這個PCB結構為帶狀線的，仿真后可以獲得一個4端口的S參數，串擾曲線如下圖所示：

串擾S參數曲線

從上圖可以看出，遠端串擾S(4,1)比較低，近端串擾S(3,1)稍微比較高一些。這些分析的都是單一攻擊端對受害線的影響分析。如果需要考慮所有相關的攻擊線對受害線的影響，則需要根據規范的要求計算出總的近端串擾和遠端串擾。如下圖所示為近端串擾總和遠端串擾總和曲線：

如果是仿真分析連接器或者線纜之類的產品，則需要使用EMPro進行三維電磁場仿真出S參數，并分析串擾。

在ADS SIPro仿真中，可以對所有分析的對象，一次性的顯示所有的近端串擾或者遠端串擾結果，如下圖所示：

SIPro 仿真串擾的結果

上圖是仿真DDR4時顯示的一個數據網絡的近端串擾。也可以一次性得到所有網絡的近端串擾。

如果是測量獲得的S參數，或者是供應商提供的S參數，也可以直接在ADS中一次性查看所有的近端串擾和遠端串擾，在ADS S-Parameter Toolkit中可以直接查看多端口S參數的串擾，如下圖所示：

在ADS S-Parameter Toolkit中

查看多端口S參數的串擾

ICN的仿真

ICN的仿真是后期發展而來的一個指標參數，一般規范里面定義的都是頻域的指標，ICN就是一個時域的指標。計算ICN的時候需要使用到近端串擾和遠端串擾的S參數。仿真的原理圖如下圖所示：

ICN仿真拓撲結構

如下是ICN仿真計算的結果：

ICN_LR1ICN_NX_LR1ICN_FX_LR1

2.7700.6962.681

ICN 結果

串擾的測量?

仿真只是設計過程中減少串擾的一種手段，在系統產品設計過程中，很少單純的對串擾進行測試，但是對于器件，比如PCB、連接器、線纜等就需要測試串擾的大小。

串擾測試與其它信號完整性的測試一樣，測試分為有源測試和無源測試，一般有源測試時會受很多因素的影響，很難分離出單純的串擾結果，所以測試串擾時一般使用4端口或者多端口的網絡分析儀(可以配置PLTS)測試獲得S參數，通過S參數分析串擾特性。如下圖所示：

串擾測試和測試結果

如何減小串擾

從串擾的概念就可以看出，不管怎么樣，串擾是無法消除的。綜上所述，我們可以看到串擾不僅會引入噪聲，還會影響到信號時序。所以很多工程師在進行高速電路設計時，都會非常重視對串擾問題的處理。當然，由于篇幅有限，本書也不能把所有與串擾有關的因素都以案例呈現給大家，結合前面做的一些案例對比以及一些工程經驗，對于如何減少串擾可以給出一些基本結論：

?盡量減短傳輸線之間的耦合長度，盡量保證在耦合飽和長度之內。

?盡量增加傳輸線之間的耦合距離，能保證3H(H表示傳輸線到參考層的距離)的規則更好。

?在滿足信號完整性的前提下，盡量使信號的邊沿時間不要過于陡峭，減緩上升的速度。

?在PCB設計中，對于耦合長度比較長的高速傳輸線，盡量布到內層的帶狀線層，可以大大地減少遠端串擾。當耦合距離比較短時，可以布線到微帶線層，這樣可以減少過孔帶來的影響。

?在滿足工藝要求的情況下，信號層盡量靠近參考層。

?在PCB設計中，當相鄰層都是信號層時，布線盡量避免相鄰層平行布線。最好做到垂直布線，使串擾最小化。

?盡量要滿足傳輸鏈路的阻抗匹配。

?在空間足夠大的情況下，可以考慮給高速信號線加屏蔽地，屏蔽地上要有適當的地孔。

?高速傳輸線盡量不要布到PCB板的邊緣，最好保證達到信號到參考層的距離的20H以上。

總結

是德科技的PathWave ADS仿真軟件，可以輕松仿真PCB串擾，結合是德科技的網絡分析儀和PLTS 軟件進行串擾的測試，可以完成從概念設計、仿真、原型機設計、驗證到生產制造和部署的全流程管理，從而加速產品開發流程。

原文標題：【6月14日】如何從仿真的世界看串擾

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審核編輯：湯梓紅