介紹

大型時鐘樹通過多個時鐘設備、使用多種傳輸線類型以及跨多個板和同軸電纜來路由時鐘信號的情況并不少見。即使遵循最佳實踐，這些媒體中的任何一種都可能引入大于 10 ps 的時鐘偏移。然而，在某些應用中，希望所有時鐘信號都實現小于 1 ps 的偏移。其中一些應用包括相控陣、MIMO、雷達、電子戰 （EW）、毫米波成像、微波成像、儀器儀表和軟件定義無線電 （SDR）。

本文確定了設計過程、制造過程和應用環境中可能導致 1 ps 或更多時鐘偏移的幾個關注領域。關于這些關注領域，將提供一些建議、示例和經驗法則，以幫助讀者直觀地了解時鐘偏差錯誤的根本原因和幅度。

傳輸線的延遲方程

提供了一個方程列表，用于估計單個時鐘路徑的傳播延遲 （τpd） 和多個時鐘路徑的增量傳播延遲 （Δτpd） 或環境條件的變化。在大型時鐘樹應用中，時鐘走線之間的 Δτpd 是整個系統時鐘偏差的一部分。公式 1 和公式 2 提供了控制傳輸線 τpd 的兩個主要變量：傳輸線的物理長度 （？） 和有效介電常數 （？eff）。參考公式 1，vp 表示傳輸線相速度，VF 表示速度因子 （%），c 表示光速 （299，792，458 m/s）。

傳輸線介電材料具有隨溫度變化的特性。介電常數的溫度系數 （TCDk） 通常以百萬分之幾 （ppm） 與溫度的相變 （Δ？ppm） 曲線圖形式提供，其中 Δ？ppm 值將所需溫度下的相位與所需溫度下的相位進行比較參考溫度，通常為 25°C。對于已知的溫度、Δ？ppm 和傳輸線長度，公式 4 估計了傳播延遲相對于參考溫度的變化。

同軸電纜介電材料具有隨電纜彎曲而變化的特性。電纜彎曲的半徑和角度決定了有效介電常數的變化。通常，這是通過比較特定電纜彎曲與直線電纜的相位來提供相位變化 （Δθdeg）。對于已知的 Δ？deg、信號頻率 （f） 和電纜彎曲，公式 5 估計傳播延遲的變化。

延遲變化注意事項

輸電線路選擇

建議：為獲得多條走線之間的最佳延遲匹配結果，請匹配走線長度和傳輸線類型。

經驗法則：

兩條走線長度之間 1 mm 的差異相當于 Δτpd ~6 ps（兩條走線長度之間的 6 mil 差異相當于 Δτpd ~1 ps）。

帶狀線比微帶或導體支持的共面波導 （CB-CPW） 慢約 1 ps/mm。

不同的傳輸線類型產生不同的 ？eff 和 vp。使用公式 2，這意味著相同物理長度的不同傳輸類型具有不同的 τpd。表 1 和圖 1 提供了三種常見傳輸線類型（CB-CPW、微帶線和帶狀線）的仿真結果，突出了 ？eff、vp 和 τpd 的差異。該模擬估計 10 cm CB-CPW 跡線的 τpd 比相同長度的帶狀線跡線大 100 ps。使用 Rogers Corporation 的微波阻抗計算器生成模擬。

表 1. 圖 1 的 Rogers 4003C 仿真結果

Rogers 4003C 的相對磁導率 （Δr），也稱為介電常數 （Dk），為 3.55。在表 1 中，注意 CB-CPW 和微帶線具有較低的 ？eff，因為它們暴露在空氣中，其 ？r = 1。

匹配傳輸線類型。

并非總是可以在同一層或使用相同的傳輸線類型路由所有延遲匹配的信號。表 2 提供了為不同走線選擇傳輸線類型的一些通用注意事項。如果需要為不同的傳輸線類型匹配 τpd，最好使用電路板模擬工具，而不是手動計算和經驗法則。

表 2. 廣義傳輸線注意事項

傳輸線通孔

建議：如果信號路徑有過孔，請記住在計算傳播延遲時包括兩個相關信號層之間的過孔長度。

對于粗略的傳播延遲計算，假設連接兩個信號層的通孔長度與傳輸線具有相同的相速度。例如，連接 62 mm 厚板的頂部和底部信號層的通孔將導致額外的 τpd ~10 ps。

相鄰跡線、差分和單端信號建議：跡線之間至少保持一個線寬，以避免 ？eff 發生顯著變化。

經驗法則：

100 Ω 差分信號（奇模式）比 50 Ω 單端信號快。

緊密間隔的同相 50 Ω 單端信號（偶數模式）比單個 50 Ω 單端信號慢。

間隔很近的相鄰走線的信號方向會改變 Δeff，從而改變等長走線之間的延遲匹配。圖 2 和表 3 提供了兩條邊緣耦合微帶走線與單個微帶走線的仿真。該仿真估計兩條 10 cm 邊緣耦合偶模走線的 τpd 比單獨的單條走線大 16 ps相同的長度。

當試圖將單端 τpd 與差分 τpd 匹配時，模擬兩條路徑的相速度很重要。在時鐘應用中，當嘗試發送與差分參考或時鐘信號時間對齊的 CMOS 同步或 SYSREF 請求信號時，可能會發生這種情況。增加差分信號路徑之間的間距會在差分信號和單端信號之間產生更緊密的相速度匹配。然而，這是以差分信號的共模噪聲抑制為代價的，它將時鐘抖動保持在最低限度。

同樣重要的是要指出緊密間隔的同相信號（偶模）會增加 Δeff，從而導致更長的 τpd。當單端信號的多個副本緊密地路由在一起時，就會發生這種情況。

表 3. 相鄰跡線與隔離跡線

相鄰跡線與隔離跡線。

延遲匹配與頻率

建議：為盡量減少與頻率相關的延遲匹配誤差，請選擇低 Dk、低耗散因數 （DF） 材料（Dk 《3.7，DF 《0.005）。DF 也稱為損耗角正切 （tan δ）（參見公式 6）。對于多 GHz 跡線，避免使用包含鎳的電鍍技術。

由于抵消變量，將信號延遲與不同頻率信號的皮秒級匹配具有挑戰性。圖 3 顯示，隨著頻率的增加，介電常數通常會降低。根據上面的等式 1 和 2，隨著頻率的增加，這種行為會產生更小的 τpd。根據公式 3 和圖 3，1 中的 Roger 材料，10 cm 跡線上 1 GHz 和 20 GHz 正弦波之間的 Δτpd 大約為 4 ps。

圖 3 還顯示信號衰減隨著頻率的增加而增加，與基音相比，方波的高次諧波衰減更大。這種過濾發生的程度將導致不同級別的上升 （τR） 和下降 （τF） 時間。τR 或 τF 的變化將波形作為總延遲的變化呈現給接收設備的時鐘輸入，總延遲由跡線的 τpd 和信號的 τR/2 或 τF/2 組成。此外，不同頻率的方波也可能具有不同的群延遲。由于這些原因，在估計不同頻率之間的延遲匹配時，方波比正弦波更具挑戰性。

要更好地了解衰減（以 dB/ft 為單位的 α）與頻率的關系，請參閱公式 7 和公式 8 以及本文中提供的參考資料 2、3、4、5，其中介紹了損耗角正切 （δ） 和皮膚影響。這些參考文獻中的一個關鍵點是趨膚效應減小了公式 8 中的面積 （A），從而增加了線路電阻 （R）。3 為避免在高頻時由于趨膚效應導致過度衰減，請避免使用鎳的電鍍技術，例如金 （SMOG） 和化學鍍鎳浸金 （ENIG） 上的阻焊層。4，5 避免鎳的電鍍技術的一個例子是裸銅上的阻焊層 （SMOBC）。總而言之，選擇低 Dk/DF 材料，避免使用鎳的電鍍技術，并在關鍵走線上運行板級延遲仿真，以改善不同頻率的延遲匹配。

Dk 和 DF 與頻率的關系。1

延遲匹配與溫度

建議：為 PCB 和電纜選擇溫度穩定的介電材料。溫度穩定的電介質通常具有 Δδppm 《50 ppm。

介電常數隨溫度變化，這會導致傳輸線的 τpd 發生變化。公式 4 計算介電常數隨溫度變化的 Δτpd。

通常，PCB 材料分為兩類：編織玻璃 （WG） 或無紡玻璃。由于玻璃的 Dk = 6，機織玻璃材料通常更便宜并表現出更高的 Dk。圖 4 比較了各種不同材料的 Dk 變化。圖 4 突出顯示，一些 PTFE/WG 基材料在 10°C 和 25°C 之間具有陡峭的 TCDk。

使用公式 3 和圖 4，表 4 計算了不同 PCB 材料上 10 cm 帶狀線跡線在 25°C 至 0°C 溫度變化時的 Δτpd。在需要在不同溫度下跨多條跡線匹配 τpd 的系統中，PCB 材料選擇會導致 10 cm 跡線之間的 τpd 失配數皮秒。

同軸電纜電介質也有類似的 TCDk 問題。同軸電纜長度通常遠大于 PCB 走線長度，這將導致隨溫度變化的 Δτpd 大得多。當溫度從 25°C 變為 0°C 時，使用具有相同特性（如表 4 第 2 列所示）的兩條 1 米長的電纜會產生 25 ps 的 τpd 失配。

表 4 假設 10 cm 跡線長度的溫度恒定。在實際情況中，溫度在走線或同軸電纜的長度上可能不是恒定的，這使得分析比上面討論的情況更復雜。

變化與溫度.1

表 4. 10 cm 帶狀線的 Δτpd，25°C 至 0°C

延遲匹配電纜

建議：了解購買延遲匹配電纜與校準程序的開發成本之間的成本權衡，以電子方式調整延遲失配。

根據作者的經驗，比較來自同一供應商的相同長度和材料的同軸電纜會導致 5 ps 到 30 ps 范圍內的延遲失配。根據與電纜供應商的討論，該范圍是電纜切割、SMA 安裝和 Dk 的批次間變化期間發生變化的結果。

許多同軸電纜制造商在 1 ps、2 ps 或 3 ps 的預定匹配延遲窗口內提供相位匹配電纜。電纜的價格通常會隨著延遲匹配精度的提高而增加。為了制造 《3 ps 延遲匹配電纜，制造商通常在其電纜制造過程中添加幾個延遲測量和電纜切割步驟。對于電纜制造商來說，這些增加的步驟會導致制造成本和產量損失的增加。

延遲匹配與電纜彎曲

建議：在選擇電纜材料時，請了解溫度引起的延遲偏移與電纜彎曲引起的延遲偏移之間的權衡。

彎曲同軸電纜會導致不同的信號延遲。電纜供應商數據表通常指定特定彎曲半徑和頻率下 90° 彎曲的相位誤差。例如，8° 的相位變化可以指定為在 18 GHz 時彎曲 90°。使用公式 5，這大致計算為 1.2 ps 延遲。

延遲匹配與 SMA 安裝和選擇PCB 邊緣安裝 SMA 安裝的變化會增加時鐘路徑之間的延遲失配，如圖 5 所示。這種性質的誤差通常不會被測量，因此難以量化。但是，可以合理地假設這可能會在時鐘路徑之間增加 1 ps 到 3 ps 的延遲失配。

SMA 安裝延遲不匹配。

控制 SMA 安裝導致的延遲失配的一種方法是選擇具有對齊功能的 SMA，如圖 6 所示。

由于具有對齊功能的 SMA 通常指定用于比沒有對齊功能的 SMA 更高的頻率，因此需要權衡取舍，因此成本更高。SMA 供應商通常為更高頻率的 SMA 提供推薦的 PCB 到 SMA 發射板布局。僅此推薦的布局可能值得額外的價格，因為它可以節省電路板修訂，尤其是在時鐘頻率 》 5 GHz 的情況下。

具有對齊功能的 SMA。

跨多個 PCB 的延遲匹配

建議：了解購買具有良好控制的批次間 ？r 的 PCB 材料與校準程序的開發成本之間的成本權衡，以通過電子方式調整延遲失配。

試圖在多個 PCB 上的跡線之間匹配 τpd 會增加幾個錯誤來源。上面討論了四個誤差源：延遲匹配與溫度；延遲匹配電纜；延遲匹配與電纜彎曲；和延遲匹配與 SMA 安裝和選擇。第五個誤差來源是多個 PCB 之間的 ？r 工藝變化。聯系 PCB 制造商了解 ？r 的工藝變化。

例如，FR-4 的 Δr 可以在 4.35 到 4.8.6 之間變化。對于不同 PCB 上的 10 cm 帶狀線跡線，該范圍的極端值可能產生 35 ps Δτpd。其他 PCB 材料數據表為 ？r 提供了較小的典型范圍。例如，Rogers 4003C 的數據表規定 ？r 范圍為 3.38 ± 0.05。對于不同 PCB 上的 10 cm 帶狀線跡線，該范圍的極端值將可能的 Δτpd 降低到 9 ps。

時鐘 IC 引起的時鐘偏移

建議：考慮更新的 PLL/VCO IC，包括 《1 ps 的偏移調整。

過去，數據轉換器時鐘由多個輸出時鐘設備生成。這些時鐘器件的數據表規定了器件的時鐘偏移，通常范圍為 5 ps 至 50 ps，具體取決于所選的 IC。據作者所知，在撰寫本文時，沒有一款多輸出 GHz 時鐘 IC 能夠根據每個輸出調整時鐘延遲。

隨著 》6 GHz 的數據轉換器時鐘頻率變得越來越普遍，單輸出或雙輸出 PLL/VCO 將成為首選時鐘。單輸出 PLL/VCO 時鐘 IC 架構的優勢在于正在開發的方法可以以 《1 ps 的步長調整參考輸入到時鐘輸出的延遲。以每個時鐘為基礎調整參考輸入到輸出延遲的能力允許最終用戶執行系統級校準，以將時鐘偏移降至 《1 ps。這種系統級時鐘偏差校準有可能放松本文討論的所有 PCB、電纜和連接器延遲匹配問題，從而降低系統的整體 BOM 成本。

結論

已經討論了可能的延遲變化和延遲失配的幾個來源。已經表明，Δeff 可能隨溫度、頻率、工藝、傳輸線類型和線間距而變化。還表明，通過同軸電纜連接的多 PCB 設置會產生額外的延遲變化源。在選擇材料以最大限度地減少大型時鐘樹中的時鐘偏差時，了解不同的 PCB 和電纜 ？r 如何隨溫度、工藝和頻率變化非常重要。考慮到所有這些變量，如果不進行某種偏斜校準，將很難設計具有 《10 ps 偏斜的大型時鐘。此外，購買 PCB 材料、同軸電纜和 SMA 連接器以最大限度地減少時鐘偏差會增加大量材料成本。為了幫助簡化校準方法并降低系統成本，

表 5 提供了本文檔中討論的建議的摘要，以盡量減少時鐘偏差。

表 5. 按主題最小化時鐘偏差的總結建議

審核編輯：郭婷