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如何創建FPGA內核/SoC所需的所有常用組件

OpenFPGA ? 來源:OpenFPGA ? 作者:OpenFPGA ? 2022-09-13 09:04 ? 次閱讀

FPGA創建SoC如此容易

項目地址

?

https://github.com/enjoy-digital/litex/wiki

LiteX 框架為創建 FPGA 內核/SoC、探索各種數字設計架構和創建完整的基于 FPGA 的系統提供了方便高效的基礎架構。

簡介

LiteX 提供了輕松創建 FPGA 內核/SoC 所需的所有常用組件:

總線(Wishbone、AXI、Avalon-ST)及其互連。

簡單內核:RAM、ROM、定時器、UART、JTAG 等。

通過內核生態系統的復雜內核:LiteDRAM、LitePCIe、LiteEth、LiteSATA等......

各種 CPU 和 ISA:RISC-V、OpenRISC、LM32、Zynq、X86(通過 PCIe)等...

混合語言支持 VHDL/Verilog/(n)Migen/Spinal-HDL/etc...

通過各種橋接器和Litescope進行強大的調試基礎設施。

通過Verilator直接/快速仿真

為開源和供應商工具鏈構建后端。

通過將 LiteX 與內核生態系統相結合,創建復雜的 SoC 變得比使用傳統方法容易得多,同時提供更好的可移植性和靈活性:例如,基于 VexRiscv-SMP CPU、LiteDRAM、LiteSATA 構建的多核 Linux SoC與 LiteX 集成,在廉價的改造Acorn CLE215+ Mining Board上運行:

e35477c8-32fc-11ed-ba43-dac502259ad0.png

支持的硬件

?

https://github.com/litex-hub/litex-boards/tree/master/litex_boards/targets

e3cc7674-32fc-11ed-ba43-dac502259ad0.pnge4b9ca5a-32fc-11ed-ba43-dac502259ad0.png

典型的 LiteX 設計流程:

+---------------+
|FPGAtoolchains|
+----^-----+----+
||
+--+-----v--+
+-------+||
|Migen+-------->|
+-------+||Yourdesign
|LiteX+--->readytobeused!
||
+----------------------+||
|LiteXCoresEcosystem+-->|
+----------------------++-^-------^-+
(Eth,SATA,DRAM,USB,||
PCIe,Video,etc...)++
boardtarget
filefile



LiteX 已經支持各種軟核 CPU:VexRiscv、Rocket、LM32、Mor1kx、PicoRV32、BlackParrot,并且與 LiteX 的核心生態系統兼容:

名稱 描述
LiteX-Boards 板支持
精簡版DRAM 動態隨機存取存儲器
LiteEth 以太網
精簡版PCIe PCIe
LiteSATA SATA
LiteSD SD卡
LiteICLink 芯片通信
LiteJESD204B JESD204B
LiteSPI SPI/SPIFlah
LiteHyperBus HyperBus/HyperRam
LiteScope 邏輯分析儀

使用 LiteX 構建的設計示例:

圍繞 LitePCIe 構建并與 LiteX 集成的定制 PCIe SDI 采集/播放板,允許完全控制 SDI 流和極低的延遲。

e517934c-32fc-11ed-ba43-dac502259ad0.png

SDS1104X-E 范圍的替代固件/網關:

e615883a-32fc-11ed-ba43-dac502259ad0.png

Forest Kitten 33 上的 HBM2 測試基礎設施:

e64af722-32fc-11ed-ba43-dac502259ad0.png

快速入門指南

安裝 Python 3.6+ 和 FPGA 供應商的開發工具和Verilator(仿真器,可以不安裝)。

安裝 Migen/LiteX 和 LiteX 的核心:

wgethttps://raw.githubusercontent.com/enjoy-digital/litex/master/litex_setup.py
chmod+xlitex_setup.py
./litex_setup.py--init--install--user(--user安裝到用戶目錄)--config=(minimal,standard,full)

需要更新所有存儲庫:

./litex_setup.py--update

注意:在 MacOS 上,確保您已安裝HomeBrew。然后做,brew install wget。

注意:在 Windows 上,您可能必須將SHELL環境變量設置為SHELL=cmd.exe.

安裝 RISC-V 工具鏈(僅當您想使用 CPU 測試/創建 SoC 時):

pip3installmesonninja
./litex_setup.py--gcc=riscv

建立目標......:

轉到 litex-boards/litex_boards/targets 并執行您要構建的目標。

直接在您的計算機上安裝Verilator并測試 LiteX,無需任何 FPGA 板:

在 Linux (Ubuntu) 上:

sudoaptinstalllibevent-devlibjson-c-devverilator
litex_sim--cpu-type=vexriscv

在 MacOS 上:

brewinstalljson-cverilatorlibevent
brewcaskinstalltuntap
litex_sim--cpu-type=vexriscv

在板上的串行端口 115200 8-N-1 上運行終端程序。

應該得到如下所示的 BIOS 提示。

e6d76fe0-32fc-11ed-ba43-dac502259ad0.png

在FPGA上完美復刻Windows 95


e75a4a78-32fc-11ed-ba43-dac502259ad0.jpg

優秀的 Verilog/FPGA開源項目介紹(十七)- AXI


e775fd04-32fc-11ed-ba43-dac502259ad0.jpg

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想用FPGA加速神經網絡,這兩個開源項目你必須要了解


e7b742aa-32fc-11ed-ba43-dac502259ad0.jpg

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審核編輯:彭靜
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原文標題:用FPGA創建SoC如此容易

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